华为的FPGA设计的规范，其中包括TESTBENGH等的书写规范
上传时间： 2017-01-09
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本文主要分析了FIR数字滤波器的基本结构和硬件构成特点,简要介绍了FIR滤波器实现的方式优缺点 结合Altera公司的Stratix系列产品的特点,以一个基于MAC的8阶FIR数字滤波器的设计为例,给出了使用Verilog硬件描述语言进行数字逻辑设计的过程和方法,并且在QuartusⅡ的集成开发环境下编写HDL代码,进行综合 利用QuartusⅡ内部的仿真器对设计做脉冲响应仿真和验证。
上传时间： 2017-01-24
上传用户：Miyuki
Verilog是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的CPLD结构，成为设计专用集成电路和其他集成电路的主流。通过应用Verilog HDL对多功能电子钟的设计，达到对Verilog HDL的理解，同时对CPLD器件进行简要了解。 本文的研究内容包括: 对Altera公司Flex 10K系列的EPF10K 10简要介绍，Altera公司软件Max+plusⅡ简要介绍和应用Verilog HDL对多功能电子钟进行设计。
上传时间： 2017-03-06
上传用户：epson850
对vga接口做了详细的介绍，并且有一 ·三段式Verilog的IDE程序，但只有DMA ·电子密码锁，基于fpga实现，密码正 ·IIR、FIR、FFT各模块程序设计例程， ·基于逻辑工具的以太网开发，基于逻 ·自己写的一个测温元件（ds18b20）的 ·光纤通信中的SDH数据帧解析及提取的 ·VHDL Programming by Example（McGr ·这是CAN总线控制器的IP核，源码是由 ·FPGA设计的SDRAM控制器，有仿真代码 ·xilinx fpga 下的IDE控制器原代码, ·用verilog写的，基于查表法实现的LO ·精通verilog HDL语言编
上传时间： 2014-12-04
上传用户：colinal
华为Verilog HDL入门的一些资料
标签： Verilog基本电路设计指导书 Verilog HDL代码书写规范
上传时间： 2015-09-02
上传用户：songchangen
C语言课程设计上机实习内容 一、从下面题目中任选一题： A．简单的学生成绩管理程序设计 B．考卷成绩分析软件程序设计 C．简单医疗费用报销管理软件程序设计 除此之外，学生也可自行选择课题进行设计，如自动柜员机界面程序、学生信息管理（包括生日祝贺）、计件工资管理等（但课题必须经指导教师审题合格后方可使用）。 二、课程设计说明书的编写规范 1、程序分析和设计 2、流程图 3、源程序清单 4、调试过程：测试数据及结果，出现了哪些问题，如何修改的 5、程序有待改进的地方 6、本次实习的收获和建议 三、提交的资料 1、软件 软件需提供源程序，并能正常运行。 注：对于程序中未能实现的部分需要加以说明。 对于程序中所参考的部分代码需要加以声明，并说明出处。 2、文档 课程设计文档要求打印稿，同时提交电子文档。文档中必须包含课程设计小结，即收获和体会。 文档要注意格式，标题一律用小四号宋体加黑，正文用五号宋体，行间距固定值18，首行缩进2字符；如果有图表，每个图表必须顺序编号并有标题，如“图1 计算平均分的N-S图”、“表1 地信081班成绩一览表”，一般图名在图的正下方、表名在表的正上方。 四、成绩评定 通过学生的动手能力、独立分析解决问题的能力、创新能力、课程设计报告、答辩水平以及学习态度综合考核。 考核标准包括： 1、完成设计题目所要求的内容，程序书写规范、有一定的实用性，占45%； 2、平时表现（考勤＋上机抽查）占10%； 3、课程设计报告占30%； 4、答辩及演示占15%。 五、实习计划 以选题一为例 实习计划 时间 内容 第1天 一、布置实习内容和要求 1、 实习内容介绍、实习安排、实习纪律、注意事项 2、 学生选题 第2天 二、上机实习 1、根据所选题的要求，进行总体设计，确定程序总体框架 2、选择和准备原始数据，制作.txt文本文件 第3天 3、文件的读写函数的使用，实现文本文件的读取和写入功能。 使用函数fread（）； fwrite（）； fprint（）； fscan（）；完成对原始数据的文本输入和输出。 第4、5天 4、主要算法的选择和功能实现（以学生成绩管理系统为例）： ① 计算每个学生三门功课的平均分，并按平均分排列名次，若平均分相同则名次并列；结果写入文件。 ② 统计全班每门课程的平均分，并计算各分数段（60以下，60~69，70~79，80~89，90以上）的学生人数；结果写入文件。 第6、7天 5、结果格式输出及程序整合（以学生成绩管理系统为例） ① 按格式在屏幕上打印每名学生成绩条； ② 在屏幕上打印出所有不及格学生的下列信息：学号，不及格的课程名，该不及格课程成绩； （选做）在屏幕打印优等生名单（学号，三门课程成绩，平均成绩，名次），优等生必须满足下列条件：1)平均成绩大于90分；或平均分大于85分且至少有一门功课为100分；或者平均分大于85分且至少两门课程成绩为95分以上；2) 名次在前三名； 3) 每门功课及格以上； 第8天 三、测试完整程序 要求功能完整，结果符合设计要求，并进行程序验收。 第9、10天 四、编写报告 完成实习报告的编写，并打印上交报告。
上传时间： 2016-06-27
上传用户：lh643631046
Verilog黄金参考指南 Verilog基础知识 Verilog练习题
上传时间： 2017-08-16
上传用户：whyisme
FPGA实现CAN控制器，Verilog HDL编写代码
上传时间： 2018-12-19
上传用户：鱼塘好多鱼
FPGA那些事儿--TimeQuest静态时序分析REV7.0，FPGA开发必备技术资料--262页。前言这是笔者用两年构思准备一年之久的笔记，其实这也是笔者的另一种挑战。写《工具篇I》不像写《Verilog HDL 那些事儿》系列的笔记一样，只要针对原理和HDL 内容作出解释即可，虽然《Verilog HDL 那些事儿》夹杂着许多笔者对Verilog 的独特见解，不过这些内容都可以透过想象力来弥补。然而《工具篇I》需要一定的基础才能书写。两年前，编辑《时序篇》之际，笔者忽然对TimeQuest 产生兴趣，可是笔者当时却就连时序是什么也不懂，更不明白时序有理想和物理之分，为此笔者先着手理想时序的研究。一年后，虽然已掌握解理想时序，但是笔者始终觉得理想时序和TimeQuest 之间缺少什么，这种感觉就像磁极不会没有原因就相互吸引着？于是漫长的思考就开始了... 在不知不觉中就写出《整合篇》。HDL 描述的模块是软模型，modelsim 仿真的软模型是理想时序。换之，软模型经过综合器总综合以后就会成为硬模型，也是俗称的网表。而TimeQuest 分析的对象就是硬模型的物理时序。理想时序与物理时序虽然与物理时序有显明的区别，但它们却有黏糊的关系，就像南极和北极的磁性一样相互作用着。编辑《工具篇I》的过程不也是一番风顺，其中也有搁浅或者灵感耗尽的情况。《工具篇I》给笔者最具挑战的地方就是如何将抽象的概念，将其简化并且用语言和图形表达出来。读者们可要知道《工具篇I》使用许多不曾出现在常规书的用词与概念... 但是，不曾出现并不代表它们不复存在，反之如何定义与实例化它们让笔者兴奋到夜夜失眠。《工具篇 I》的书写方式依然继承笔者往常的笔记风格，内容排版方面虽然给人次序不一的感觉，不过笔者认为这种次序对学习有最大的帮助。编辑《工具篇I》辛苦归辛苦，但是笔者却很热衷，心情好比小时候研究新玩具一般，一边好奇一边疑惑，一边学习一边记录。完成它让笔者有莫民的愉快感，想必那是笔者久久不失的童心吧！？
标签： FPGA TimeQues 静态时序分析 Verilog HDL
上传时间： 2022-05-02
上传用户：qdxqdxqdxqdx
让你从另一个角度看待verilog建模，感受FPGA开发的乐趣
标签： Verilog HDL FPGA
上传时间： 2022-06-05
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