Verilog+Code

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verilog实现一个AGC模块,信号输入位宽16位,通过统计64个输入完成其功率的统计,然后根据功率大小对信号进行缩放。

2013-06-09 31 Verilog+Code

verilog源代码,quartusII工程。程序实现VGA时序。控制VGA显示器输出图形。在quartusII中客直接运行,

2013-12-19 155 Verilog+Code