VHDL-CPLD

用VHDL语言在CPLD上实现串行通信

用VHDL语言在CPLD上实现串行通信

标签： VHDL CPLD 语言串行通信

上传时间： 2013-09-06

上传用户：q3290766
altera FPGA/CPLD高级篇(VHDL源代码)

altera FPGA/CPLD高级篇(VHDL源代码)

标签： altera FPGA CPLD VHDL

上传时间： 2014-12-28

上传用户：15527161163
基于Quartus II FPGA/CPLD数字系统设计实例（VHDL源代码文件）

　　本资料是关于基于Quartus II FPGA/CPLD数字系统设计实例（VHDL源代码文件），需要的可以自己下载。

标签： Quartus FPGA CPLD VHDL

上传时间： 2013-10-13

上传用户：caiiicc
altera FPGA/CPLD高级篇(VHDL源代码)

altera FPGA/CPLD高级篇(VHDL源代码)

标签： altera FPGA CPLD VHDL

上传时间： 2015-01-01

上传用户：wangyi39
基于Quartus II FPGA/CPLD数字系统设计实例（VHDL源代码文件）

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标签： Quartus FPGA CPLD VHDL

上传时间： 2013-11-12

上传用户：VRMMO
XAPP105 - CPLD VHDL介绍

This introduction covers the fundamentals of VHDL as applied to Complex ProgrammableLogic Devices (CPLDs). Specifically included are those design practices that translate soundlyto CPLDs, permitting designers to use the best features of this powerful language to extractoptimum performance for CPLD designs.

标签： XAPP CPLD VHDL 105

上传时间： 2013-11-21

上传用户：gtf1207
基于CPLD的VHDL语言数字钟(含秒表)设计

利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。

标签： CPLD VHDL 语言数字

上传时间： 2013-10-24

上传用户：古谷仁美
无线耳机通讯用CPLD的VHDL源码

无线耳机通讯用CPLD的VHDL源码

标签： CPLD VHDL 无线耳机通讯

上传时间： 2015-03-01

上传用户：gxf2016
用VHDL语言在CPLD上实现串行通信

用VHDL语言在CPLD上实现串行通信

标签： VHDL CPLD 语言串行通信

上传时间： 2014-01-03

上传用户：jackgao
cpld的入门交流：CPLD的跑馬燈一个简易型cpld试验电路用VHDL语言遍的

cpld的入门交流：CPLD的跑馬燈一个简易型cpld试验电路用VHDL语言遍的

标签： cpld CPLD VHDL 交流

上传时间： 2013-12-18

上传用户：gengxiaochao