VERILOG
VerilogHDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。VerilogHDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由GatewayDesignA...
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查看全部 500 份 →LPC master verilog source（内附LPC标准协议文档）
用户接口Wishbone bus 接口， 驱动LPC master去主动访问 slave 寄存器表（地址可更改） 读取到寄存器封装到用户层 可按要求更改设计
2020-05-21