a8259 可编程中断控制 altera提供 The a8259 is designed to simplify the implementation of the interrupt interface in 8088 and 8086 based microcomputer systems. The device is known as a programmable interrupt controller. The a8259 receives and prioritizes up to 8 interrupts, and in the cascade mode, this can be expanded up to 64 interrupts. An asynchronous reset and a clock input have been added to improve operation and reliability.
上传时间： 2014-11-29
上传用户：zhyiroy
为了实现某生产线上MCU的数据采集，设计了一种基于FPGA和UART的数据采集系统，并完成系统的软硬件设计。整个设计完全采用硬件逻辑VHDL语言，集成在一枚Altera的cyclone芯片内，设计了单片机总线与FPGA接口逻辑，数据缓存的双端口RAM、FIFO和UART串行发送模块。通过仿真和实际应用证明系统的准确性，该方法和理念具有一定的通用性，为数据采集系统的设计提供了一个新思路，使系统更紧凑，易维护，更可靠。
上传时间： 2013-10-11
上传用户：lliuhhui
软件安装匹配
标签： dsp_builder quartusII altera matlab
上传时间： 2013-11-23
上传用户：dyctj
With the Altera Nios II embedded processor, you as the system designercan accelerate time-critical software algorithms by adding custominstructions to the Nios II processor instruction set. Using custominstructions, you can reduce a complex sequence of standard instructionsto a single instruction implemented in hardware. You can use this featurefor a variety of applications, for example, to optimize software innerloops for digital signal processing (DSP), packet header processing, andcomputation-intensive applications. The Nios II configuration wizard,part of the Quartus® II software’s SOPC Builder, provides a graphicaluser interface (GUI) used to add up to 256 custom instructions to theNios II processor
上传时间： 2013-11-07
上传用户：swing
基于Nios-II设计和实现了支持PSTN网络、Internet网络的双网传真机系统，利用FPGA实现了传真机系统的多个电路模块，包括A/D采样控制逻辑、二值化图像处理模块、MH编码模块、MH译码模块和CIS扫描、TPH打印、电机控制模块。基于μC/OS-II、Niche TCP/IP实现了T30协议通信、非实时网络传真通信、Tiff文件创建、Tiff文件解析模块。使用Altera Cyclone EP1C20开发板实现和验证了整机系统，经过软硬件联调，达到了系统设计指标和功能。
上传时间： 2013-11-13
上传用户：xwd2010
You can use the ByteBlasterMV download cable to do the following:
上传时间： 2013-10-10
上传用户：上善若水
ALTERA公司：用ModelSimSE进行功能仿真和时序仿真的方法(ALTERA篇)之学习笔记
标签： ModelSimSE 时序仿真
上传时间： 2013-11-08
上传用户：qingdou
IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程。（在 ISE中点中该核，在对应的 processes 窗口中运行“ View Verilog Functional Model ”即可查看该 .v 文件）。如下图所示。
上传时间： 2013-10-20
上传用户：lingfei
在数字滤波器中，FIR滤波器是一种结构简单且总是稳定的滤波器，同时也只有FIR滤波器拥有线性相位的特性。传统的直接型滤波器运算速度过慢，而改进型的DA结构的滤波器需要过高的芯片面积消耗大量的逻辑资源很难达到运算速度以及逻辑资源节约的整体优化。本文提出了一种基于RAG算法的FIR滤波器，与传统的基于DA算法的滤波器结构的滤波器相比，RAG算法简化了FIR滤波器乘法模块的结构，减少了逻辑资源的消耗和硬件实现面积，提高了计算速度。本文设计的16阶FIR滤波器用VerilogHDL进行描述，并综合到Altera公司的CycloneⅡ系列FPGA中。仿真实验表明基于RAG算法的FIR滤波器达到了逻辑资源的节约和运算速度的提高的整体优化效果。
上传时间： 2014-01-02
上传用户：waizhang
在ModelSimSE中添加ALTERA仿真库的详细步骤，跟我从零开始学习FPGA。
上传时间： 2013-10-19
上传用户：hbsunhui
