1024点FFT快速傅立叶变换，包含说明文档和VHDL源代码，16位输入/输出，带DMA功能，xilinx的ip
标签： 1024 FFT 傅立叶变换
上传时间： 2015-07-13
上传用户：独孤求源
用FPGA模拟VGA时序、模拟PS/2总线的键盘接口VHDL源代码，基于Xilinx spartan3
标签： FPGA VHDL VGA 模拟
上传时间： 2013-12-12
上传用户：3到15
FM收音机的解码及控制器VHDL语言实现，Xilinx提供的．别谢我．
标签： VHDL FM收音机 解码 控制器
上传时间： 2015-07-17
上传用户：CHENKAI
16位的移位寄存器，加上testbench,可以在modelsim里面运行~
标签： 移位寄存器
上传时间： 2015-07-18
上传用户：璇珠官人
IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则 asyn_fifo.veo 给出了例化该核方式（或者在 Edit－>Language Template->COREGEN 中找到 verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库 的模块，仿真时该文件也要加入工程。
标签： ip IP核 生成器 比较
上传时间： 2014-01-05
上传用户：顶得柱
运算器的实现，即实验指导书中的实验一，文件中包含有原代码及端口设置（可变），用vrilog HDL编程，Xilinx ISE 6仿真，并在实际电路中得到实现．
标签： 运算器
上传时间： 2015-07-25
上传用户：hzy5825468
交通灯状态机的实现，用verilog HDL编程，Xilinx ISE 6仿真，在实际电路中得到验证．
标签： 交通灯 状态
上传用户：xg262122
USB 1.1 PHY的代码，systemc语言 USB 1.1 PHY的代码，systemc语言,包括基于systemc语言的testbench ，和相关的doc文档
标签： USB 1.1 PHY 代码
上传时间： 2015-07-26
上传用户：saharawalker
这是由xilin公司提供的测试文档，对于用XILINX公司的CPLD/FPGA的用户来说挺不错的。
标签： xilin 测试 文档
上传时间： 2014-01-19
上传用户：mikesering
usb1.1的verilog源代码。以及其测试仿真文件，现在很难找其测试文件既testbench
标签： verilog usb 1.1 源代码
上传时间： 2013-12-15
上传用户：yuanyuan123
