TESTBENCH-xilinx

高速I/O接口技术

现代通信技术朝着高速、精确的方向发展,尤其是高速串行通信,逐渐成为通信技术的主流,在各行各业扮演着极其重要的角色,文中简述了高速I/O的相关技术,如SERDES (串行器/解串器)技术、8B /10B编码、COMMA字符、预加重等,并列举了具有代表性的Xilinx公司的FPGA产品,展示了Rocket IO技术的实际应用。关键词:高速I/O接口; SERDES;预加重

标签： 接口技术

上传时间： 2013-11-23

上传用户：子虚乌有
如何仿真IP核(建立modelsim仿真库完整解析)

　　IP核生成文件：（Xilinx/Altera 同）　　IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程。（在 ISE中点中该核，在对应的 processes 窗口中运行“ View Verilog Functional Model ”即可查看该 .v 文件）。如下图所示。

标签： modelsim 仿真 IP核仿真库

上传时间： 2013-11-02

上传用户：谁偷了我的麦兜
Altera Modelsim学习笔记

　　我近期计划陆续整理出以下几个方面的学习笔记：初学 ModelSimSE 时被迷糊了几天的若干概念；在 ModelSimSE 中添加 ALTERA 仿真库的详细步骤；用 ModelSimSE 进行功能仿真和时序仿真的方法（ALTERA 篇）；ModelSimSE 中常用到的几个命令及 DO文件的学习笔记；近来学到的几招 TestBench 的技巧

标签： Modelsim Altera

上传时间： 2013-10-13

上传用户：18602424091
VHDL实现ALU的源代码

VHDL实现ALU的源代码，并且提供了一个详细的testbench！

标签： VHDL ALU 源代码

上传时间： 2013-11-29

上传用户：yyyyyyyyyy
MD5算法的verilog实现

MD5算法的verilog实现，同时包含有testbench。

标签： verilog MD5 算法

上传时间： 2014-01-09

上传用户：1159797854
IEEE 802.3 Cyclic Redundancy Check参考设计

IEEE 802.3 Cyclic Redundancy Check参考设计，xilinx提供

标签： Redundancy Cyclic 802.3 Check

上传时间： 2015-04-14

上传用户：ukuk
DDR（双速率）SDRAM控制器参考设计

DDR（双速率）SDRAM控制器参考设计，xilinx提供

标签： SDRAM DDR 双速参考设计

上传时间： 2014-11-29

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ZBT SRAM控制器参考设计

ZBT SRAM控制器参考设计，xilinx提供，（ZBT SRAM是一种高速同步SRAM）

标签： SRAM ZBT 控制器参考设计

上传时间： 2015-04-14

上传用户：凤临西北
ZBT SRAM控制器参考设计

ZBT SRAM控制器参考设计，xilinx提供的VHDL源代码

标签： SRAM ZBT 控制器参考设计

上传时间： 2013-12-14

上传用户：sjyy1001
USB接口控制器参考设计

USB接口控制器参考设计，xilinx提供的VHDL源代码

标签： USB 接口控制器参考设计

上传时间： 2014-10-28

上传用户：tzl1975