SystemVerilog
SystemVerilog简称为SV语言，是一种相当新的语言，它建立在Verilog语言的基础上，是IEEE1364Verilog-2001标准的扩展增强，兼容Verilog2001，将硬件描述语言（HDL）与现代的高层级验证语言（HVL）结合了起来，并新近成为下一代硬件设计和验证的语言。
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源代码 268
SystemVerilog 源代码 268 份
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systemverilog for verification.pdf
systemverilog_3.1_final.pdf
systemverilog语言简介(四).mht
systemverilog语言简介(三).mht
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systemverilog语言简介(二).mht
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comparison of vhdl verilog and systemverilog.pdf