基于SystemVerilog的芯片模拟器设计与实现
1概述在当今百万门级的ASIC设计中，验证所占用的时间无疑成为缩短集成电路产品设计周期中的瓶颈。如何改进验证方法，改善验证手段，从而提高验证效率，缩短验证周期，是验证人员乃至产品经理们最关心的问题"。System Verilog 结合了来自Verilog、VH DL、C++的概念，以及验证...
SystemVeriLOG技术资料
📦 资源总数：65
📄 技术文档：3
💻 源代码：268
SystemVerilog简称为SV语言，是一种相当新的语言，它建立在Verilog语言的基础上，是IEEE1364Verilog-2001标准的扩展增强，兼容Verilog2001，将硬件描述语言（HDL）与现代的高层级验证语言（HVL）结合了起来，并新近成为下一代硬件设计和验证的语言。
🔥 SystemVeriLOG热门资料
查看全部65个资源 »SystemVerilog3.1a语言参考手册.chm 很好的手册
SystemVerilog3.1a语言参考手册.chm 很好的手册...
White paper - Comparison of VHDL, Verilog and SystemVerilog Good for one interetsted in using n of
White paper - Comparison of VHDL, Verilog and SystemVerilog Good for one interetsted in using n of VHDL, Verilog and SystemVerilog languages...
systemverilog3.1a的中文版（chm）和英文版（pdf）
systemverilog3.1a的中文版（chm）和英文版（pdf），IC设计和验证发展的大趋势，绝对物超所值，希望对IC设计者有所帮助...
synopsys公司的专家讲解如何用systemverilog写testbence来验证rtl代码
synopsys公司的专家讲解如何用systemverilog写testbence来验证rtl代码...
📄 SystemVeriLOG技术文档
查看更多 »💻 SystemVeriLOG源代码
查看更多 »📂 SystemVeriLOG资料分类