这是我的基于VHDL的SDRAM源代码，是用VHDL语言编写的程序
标签： VHDL SDRAM
上传时间： 2015-03-31
上传用户：georgejong
镁光用Verilog 编写的sdram的模型及测试代码，可以在没有开发板的情况下练习sdram的操作
上传时间： 2016-06-03
上传用户：灵泉阁主
SDRAM相位角计算，操作记录详细，适合新手入门。
上传时间： 2018-10-24
上传用户：502196756
xilinx的ml505开发板驱动SDRAM例程
标签： sdram 505 200 Mhz ml 开发板 驱动
上传时间： 2019-08-27
上传用户：蒙奇D小鬼
该文档为基于FPGA的SDRAM控制器的设计与实现简介文档，是一份很不错的参考资料，具有较高参考价值，感兴趣的可以下载看看………………
上传时间： 2021-11-23
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JESD79-3C_DDR3 SDRAM，DDR3最新规范
上传时间： 2021-11-29
上传用户：aben
基于FPGA设计的sdram读写测试实验Verilog逻辑源码Quartus工程文件+文档说明，DRAM选用海力士公司的 HY57V2562 型号,容量为的 256Mbit,采用了 54 引脚的TSOP 封装, 数据宽度都为 16 位, 工作电压为 3.3V,并丏采用同步接口方式所有的信号都是时钟信号。FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ps/1psmodule top(input clk,input rst_n,output[1:0] led,output sdram_clk, //sdram clockoutput sdram_cke, //sdram clock enableoutput sdram_cs_n, //sdram chip selectoutput sdram_we_n, //sdram write enableoutput sdram_cas_n, //sdram column address strobeoutput sdram_ras_n, //sdram row address strobeoutput[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank addressoutput[12:0] sdram_addr, //sdram addressinout[15:0] sdram_dq //sdram data);parameter MEM_DATA_BITS = 16 ; //external memory user interface data widthparameter ADDR_BITS = 24 ; //external memory user interface address widthparameter BUSRT_BITS = 10 ; //external memory user interface burst widthparameter BURST_SIZE = 128 ; //burst sizewire wr_burst_data_req; // from external memory controller,write data request ,before data 1 clockwire wr_burst_finish; // from external memory controller,burst write finish
标签： fpga sdram verilog quartus
上传时间： 2021-12-18
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JESD DDR SpecDDR5 SDRAM的主要特性是芯片容量，而不仅仅是更高的性能和更低的功耗。DDR5预计将带来4266至6400 MT / s的I / O速度，电源电压降至1.1 V，允许的波动范围为3%（即±0.033V）。每个模块使用两个独立的32/40位通道（不使用/或使用ECC）。此外，DDR5将具有改进的命令总线效率（因为通道将具有其自己的7位地址（添加）/命令（Cmd）总线），更好的刷新方案以及增加的存储体组以获得额外的性能
上传时间： 2022-02-02
上传用户：qdxqdxqdxqdx
基于FPGA的SDRAM串口实验，verilog语言编写
上传时间： 2022-04-26
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FPGA作为ARM的SDRAM使用的LPC3250与FPGA接口程序，适合感兴趣的学习者学习，可以提高自己的能力，大家可以多交流哈
上传时间： 2022-05-21
上传用户：1208020161
