这是一个rs译码器的verilog程序运行于quatus
标签： verilog quatus 译码器 程序
上传时间： 2015-05-31
上传用户：mikesering
用veilog HDL编的七段译码显示电路。自己做的第一个此类程序，编译仿真通过，感觉不错
标签： veilog HDL 译码 显示电路
上传时间： 2014-01-25
上传用户：gououo
这是对于RS和BCH进行译码的matlab实现
标签： matlab BCH 译码
上传时间： 2013-12-17
上传用户：guanliya
RS码和BCH码译码的MATLAB源文件，可以作为C代码的参考
标签： MATLAB BCH RS码 译码
上传时间： 2013-12-18
上传用户：13188549192
介绍了viterbi译码器的编解码器的设计，包括decoder.v,encoder.v.control.v,ram.v等，压缩 包里面有pdf说明
标签： viterbi 译码器 编解码器
上传时间： 2013-12-20
上传用户：zhichenglu
给出RS编码和译码的原理 以及解决方案，特别是硬件的一种解决方案，值得这一方面的人员研究。
标签： RS编码 译码 方案
上传时间： 2013-12-25
上传用户：hewenzhi
给出RS编码和译码的原理 以及解决方案，特别是仿真的一种解决方案，值得参考。
上传时间： 2014-01-09
上传用户：zhyiroy
RS软判译码的参考文章，很好，推荐下载！很实用！！在项目中可能会用到
标签： 软 译码
上传用户：hj_18
RS译码器源码
标签： RS译码器 源码
上传时间： 2013-12-26
上传用户：frank1234
伪随机序列码发生器及基带传输CMI码编、译码的VHDL语言实现
标签： VHDL CMI 伪随机序列 发生器
上传时间： 2014-01-18
上传用户：maizezhen
