NC-Verilog

verilog hdl编写,六段流水线CPU.程序完整

verilog hdl编写,六段流水线CPU.程序完整，功能强惊。分为多模块编写

标签： verilog hdl CPU 编写

上传时间： 2013-12-10

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数字边沿鉴相器 verilog源程序

数字边沿鉴相器 verilog源程序

标签： verilog 数字鉴相器源程序

上传时间： 2014-12-07

上传用户：爺的气质
Verilog and VHDL状态机设计

Verilog and VHDL状态机设计，英文pdf格式 State machine design techniques for Verilog and VHDL Abstract : Designing a synchronous finite state Another way of organizing a state machine (FSM) is a common task for a digital logic only one logic block as shown in engineer. This paper will discuss a variety of issues regarding FSM design using Synopsys Design Compiler . Verilog and VHDL coding styles will be 2.0 Basic HDL coding presented. Different methodologies will be compared using real-world examples.

标签： Verilog VHDL and 状态

上传时间： 2013-12-19

上传用户：change0329
Verilog 程序例子王金明：《Verilog HDL程序设计教程》程序例子

Verilog 程序例子王金明：《Verilog HDL程序设计教程》程序例子，带说明。

标签： Verilog HDL 程序教程

上传时间： 2014-01-08

上传用户：star_in_rain
用verilog设计密勒解码器一、题目：设计一个密勒解码器电路二、输入信号： 1． DIN：输入数据 2． CLK：频率为2MHz的方波

用verilog设计密勒解码器一、题目：设计一个密勒解码器电路二、输入信号： 1． DIN：输入数据 2． CLK：频率为2MHz的方波，占空比为50％ 3． RESET：复位信号，低有效三、输入信号说明：输入数据为串行改进密勒码，每个码元持续时间为8μs，即16个CLK时钟；数据流是由A、B、C三种信号组成； A：前8个时钟保持“1”，接着5个时钟变为“0”，最后3个时钟为“1”。 B：在整个码元持续时间内都没有出现“0”，即连续16个时钟保持“1”。 C：前5个时钟保持“0”，后面11个时钟保持“1”。改进密勒码编码规则如下：如果码元为逻辑“1”，用A信号表示。如果码元为逻辑“0”，用B信号表示，但以下两种特例除外：如果出现两个以上连“0”，则从第二个“0”起用C信号表示；如果在“通信起始位”之后第一位就是“0”，则用C信号表示，以下类推； “通信起始位”，用C信号表示； “通信结束位”，用“0”及紧随其后的B信号表示。 “无数据”，用连续的B信号表示。

标签： verilog 2MHz DIN CLK

上传时间： 2013-12-02

上传用户：wang0123456789
Verilog教程中文版

Verilog教程中文版

标签： Verilog 教程

上传时间： 2014-01-22

上传用户：lx9076
aes算法的verilog hdl实现

aes算法的verilog hdl实现，供给大家作为参考。

标签： verilog aes hdl 算法

上传时间： 2013-12-18

上传用户：gundan
verilog HDL picoblaze07.3.20

verilog HDL picoblaze07.3.20

标签： picoblaze verilog HDL 07

上传时间： 2015-09-26

上传用户：zyt
这个verilog代码是一个输入输出经典的例子。大家一起参考。

这个verilog代码是一个输入输出经典的例子。大家一起参考。

标签： verilog 代码输入输出家

上传时间： 2015-09-27

上传用户：爺的气质
通过VERILOG编程

通过VERILOG编程，实现FPGA任意整数分频的源代码

标签： VERILOG 编程

上传时间： 2015-09-27

上传用户：ouyangtongze