各种字符串的转换代码，各种进制直接的转换，字符串去除空格
上传时间： 2019-05-15
上传用户：chj2009
xp计算器，经典XP计算器，十六进制，二进制转换
标签： 计算器
上传时间： 2019-11-12
上传用户：liuhuanyu6986
CommMonitor 串行端口监控精灵是用于RS232 / RS422 / RS485端口监控的专业强大的系统实用程序软件。CEIWEI CommMonitor监控显示，记录和分析系统中的所有串行端口活动。 这是追踪应用程序或驱动程序开发，串行设备测试和优化等过程中可能出现的问题的理想方法。还提供过滤、搜索、数据导出和强大的数据拦截功能，可以将指定端口的数据流、控制流信息拦截并保存下来，供分析之用。如察看端口状态的变化（波特率、数据位、校验位、停止位），拦截上行、下行的数据，处理速度快，拦截效率高，并可以以十六进制、ASCII字符形式显示，全面支持Unicode 。 支持Windows系统版本：WinXP、Win2003、WinVista、Win7、Win2008、Win8、Win2012、Win2016、Win10，32/64位系统，驱动程序已签名，完全支持64位Windows系统。
标签： CommMonitor
上传时间： 2020-03-24
上传用户：penglai
binToHex 二进制转十六进制
标签： binToHex
上传时间： 2020-06-23
上传用户：wukui1008
就是比较复杂的科学计算器，是基于LabVIEW完成的，可以进行多元素多进制的计算
上传时间： 2021-11-08
上传用户：qdxqdxqdxqdx
异或计算小工具，输入16进制数组，可计算出异或后的16进制结果
标签： 异或计算器
上传时间： 2021-11-09
上传用户：d07li
基于FPGA设计的字符VGA LCD显示实验Verilog逻辑源码Quartus工程文件+文档说明,通过字符转换工具将字符转换为 8 进制 mif 文件存放到单端口的 ROM IP 核中，再从ROM 中把转换后的数据读取出来显示到 VGA 上，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire osd_hs;wire osd_vs;wire osd_de;wire[7:0] osd_r;wire[7:0] osd_g;wire[7:0] osd_b;assign vga_out_hs = osd_hs;assign vga_out_vs = osd_vs;assign vga_out_r = osd_r[7:3]; //discard low bit dataassign vga_out_g = osd_g[7:2]; //discard low bit dataassign vga_out_b = osd_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0 (clk ), .c0 (video_clk ));color_bar color_bar_m0( .clk (video_clk ), .rst (~rst_n ), .hs (video_hs ), .vs (video_vs ), .de (video_de ), .rgb_r (video_r ), .rgb_g (video_g ), .rgb_b (video_b ));osd_display osd_display_m0( .rst_n (rst_n ), .pclk (video_clk ), .i_hs (video_hs ), .i_vs (video_vs ), .i_de (video_de ), .i_data ({video_r,video_g,video_b} ), .o_hs (osd_hs ), .o_vs (osd_vs ), .o_de (osd_de ), .o_data ({osd_r,osd_g,osd_b} ));endmodule
上传时间： 2021-12-18
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Verilog HDl语言实现CPLD-EPC240与电脑的串口通讯QUARTUS逻辑工程源码 //本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在//PC机上安装一个串口调试工具来验证程序的功能。//程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控//制器，10个bit是1位起始位，8个数据位，1个结束//位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实//现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是//9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间//划分为8个时隙以使通信同步.//程序的工作过程是：串口处于全双工工作状态，按动key1，FPGA/CPLD向PC发送“21 EDA"//字符串（串口调试工具设成按ASCII码接受方式）；PC可随时向FPGA/CPLD发送0-F的十六进制
标签： verilog hdl cpld 串口通讯 quartus
上传时间： 2022-02-18
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1：支持串口数据16进制格式收发。 2：支持9以上的串口通信。 3：支持自动收发保存数据。 4：自由控制数据显示。 5：实时显示收发数据字节大小以及串口状态。 6：智能清空缓冲数据。 9：数据收发精准，增加延时处理。
标签： 串口调试
上传时间： 2022-03-24
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走线状态，+tab，改变线宽；2d 线状态，+shift+tab ，切换倒角方式；crtl+左键 ：高亮选中网络；左下角双击，层管理，显示或隐藏某一层；旋转：Space；X 轴镜像：X；Y 轴镜像：Y；板层管理：L；栅格设置：G；单位进制切换：Q；对齐-水平：A，D；对齐-垂直：A，I，I，Enter；对齐-顶部：A，T；对齐-底部：A，B；对齐-左侧：A，L；对齐-右侧：A，R；设计-类设置：D，C;设计-板层管理：D，K；
标签： Altium Designer
上传时间： 2022-04-17
上传用户：trh505
