适用范围： Cadence Allegro 15.2 Mentor CAM350 8.7
上传时间： 2013-11-16
上传用户：洛木卓
本文简单探讨了verilog HDL设计中的可综合性问题，适合HDL初学者阅读 用组合逻辑实现的电路和用时序逻辑实现的 电路要分配到不同的进程中。 不要使用枚举类型的属性。 Integer应加范围限制。 通常的可综合代码应该是同步设计。 避免门级描述，除非在关键路径中。
上传时间： 2013-10-21
上传用户：smallfish
One of the strengths of Synplify is the Finite State Machine compiler. This is a powerfulfeature that not only has the ability to automatically detect state machines in the sourcecode, and implement them with either sequential, gray, or one-hot encoding. But alsoperform a reachability analysis to determine all the states that could possibly bereached, and optimize away all states and transition logic that can not be reached.Thus, producing a highly optimal final implementation of the state machine.
标签： Synplicity Machine Verilog Design
上传时间： 2013-10-23
上传用户：司令部正军级
PCB 设计完成，通常需要导出gerber 文件提供给PCB 加工厂，编写本教程的目的是为了
上传时间： 2013-11-20
上传用户：cc1015285075
制作此教程的目的旨在学习， 网上也有很多讲的比较好的教程，此做并不是想跟他们比什么，希望此教程能对大家学习有所帮助。每个教程讲的内容不尽相同，希望此教程能够帮助大家快速学习Alitum Designer、PADS 和Cadence。
上传时间： 2014-01-14
上传用户：q986086481
PowerP Router教程
上传时间： 2013-10-11
上传用户：开怀常笑
有时候，做元件封装的时候，做得不是按中心设置为原点（不提倡这种做法），所以制成之后导出来的坐标图和直接提供给贴片厂的要求相差比较大。比如，以元件的某一个pin 脚作为元件的原点，明显就有问题，直接修改封装的话，PCB又的重新调整。所以想到一个方法：把每个元件所有的管脚的X坐标和Y坐标分别求平均值，就为元件的中心。
上传时间： 2013-11-01
上传用户：ccccccc
PADS_LAYOUT_入门教程.ppt
上传时间： 2013-10-27
上传用户：lbbyxmraon
挺好的
上传时间： 2013-11-09
上传用户：bruce
绝对的管用
上传时间： 2013-11-05
上传用户：liu999666
