IP核设计

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usb1.1 ip核，使用verilog编写...

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DDR3高速IP控制核，里面包括仿真、IP示例程序，实现乒乓FIFO操作...

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使用Verilog进行开发的IP核，包括了FIFO以及与sd卡进行交互的模块...

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ALTERA_SRAM_IP 核，包括verilog文件，tcl文件以及pdf...

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IP核生成器生成ip后有两个文件对我们比较有用，假设生成了一个asyn_fifo的核，则asyn_fifo.veo给出了例化该核方式（或者在Edit－>Language Template-&gt...

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IP核设计技术资料简介

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相关技术领域： Verilog IP核 编写 usb 1.1 fft PCI ddr3 ip verilog sd ip核