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　　IP核生成文件：（Xilinx/Altera 同）　　IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例...

📅 2013-10-20

通过对LCD1602/LCD12864显示模块控制时序和指令集的对比分析，利用Verilog HDL描述语言完成了多功能LCD显示控制模块的IP核设计．所设计的LCD显示控制器具有很好的可移植性，只需...

📅 2015-01-01

ISE新建工程及使用IP核步骤详解...

📅 2015-01-01

　　IP核生成文件：（Xilinx/Altera 同）　　IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例...

📅 2013-11-02

usb1.1的设备控制器IP核，是用verilog硬件描述语言写的...

📅 2013-12-22

FFT变换的IP核的源代码 VHDL~...

📅 2015-03-15

这个是专门用在ALtera第二代PLD MAXII上的16位微处理器IP核，文档齐全...

📅 2015-03-20

I2C控制核设计,由VHDL语言编写,使普通I/O端口实现I2C性能...

📅 2013-12-13

以太网10/100M IP核Verilog源码，可综合。...

📅 2015-04-16

这是一个I2C串行数据通信协议以VHDL硬件描述语言实现的IP核，可直接编译运行...

📅 2015-04-27

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