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频率合成器实例模块(VHDL编写)
一个基于minigui写的通讯录模块,还有完善空间
我自己写的过零点判断模块,经过调试效果很理想
verilog编写fpga与片外SRAM通信模块
verilog编写基于fpga的鉴相器模块
自己编写的UART模块用VHDL实现,简单实用
用verilog HDL编写的并串转换模块,在ISE软件仿真过,也可综合
verilogHDL编写的QPSK选相法调制模块,在ISE软件中仿真过,可综合,绝对是正确的
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