用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。
上传时间： 2015-05-02
上传用户：zukfu
周立功的 usb设备端驱动程序,适用于D12/1161 的DC,自己的高质量源码不多,有些也不是很通用,希望这个源码能为贵网添砖加瓦,我怀着虔诚的心想加入这个大集体!
上传时间： 2015-05-02
上传用户：lingzhichao
全电视信号编码器，verilog的，看看有借鉴价值否？
上传时间： 2014-01-04
上传用户：fnhhs
全加器的VHDL_CODE和TEST_BENCH 無須解壓縮密碼
标签： TEST_BENCH VHDL_CODE 全加器
上传时间： 2013-12-22
上传用户：hongmo
全加器的详细设计思路和用VHDL语言编写的详细源代码
上传时间： 2014-01-12
上传用户：zhaiyanzhong
这是用VHDL语言(硬件描述语言)写的一个二维 8*8块的离散余弦变换(DCT)以及反变换(IDCT).全同步设计,低门数.可以用于多媒体及打印应用领域.
上传时间： 2015-06-03
上传用户：caiiicc
用VHDL编写的8位全加器,数字分频器等程序
上传时间： 2013-12-16
上传用户：ztj182002
MSP430全系列仿真调试器MSP430FET140原理图＋PCB，这是我以前从网络收集的资料，后来自己重新用PROTEL画过的，已做出成品得到验证。
上传时间： 2013-12-19
上传用户：ljt101007
这个系统是我根据常州拨云拨号器的硬体写的应用系统,完全兼容拨云拨号器的硬件和全功能实现,能实现自动拨接语音ip接入号,设定十组,各种号码路由权限设定!反极侦察产生!
上传时间： 2014-01-22
上传用户：hopy
synplify环境下 实现 全加器 功能
上传时间： 2014-01-13
上传用户：邶刖
