现代数字信号处理对实时性提出了很高的要求，当最快的数字信号处理器(DSP)仍无法达到速度要求时，唯一的选择是增加处理器的数目，或采用客户定制的门阵列产品。随着可编程逻辑器件技术的发展，具有强大并行处理能力的现场可编程门阵列(FPGA)在成本、性能、体积等方面都显示出了优势。本文以此为背景，研究了基于FPGA的快速傅立叶变换、数字滤波、相关运算等数字信号处理算法的高效实现。 首先，针对图像声纳实时性的要求和FPGA片内资源的限制，设计了级联和并行递归两种结构的FFT处理器。文中详细讨论了利用流水线技术和并行处理技术提高FFT处理器运算速度的方法，并针对蝶形运算的特点提出了一些优化和改进措施。 其次，分析了具有相同结构的数字滤波和相关运算的特点，采用了有乘法器和无乘法器两种结构实现乘累加(MAC)运算。无乘法器结构采用分布式算法(DA)，将乘法运算转化为FPGA易于实现的查表和移位累加操作，显著提高了运算效率。此外，还对相关运算的时域多MAC方法及频域FFT方法进行了研究。 最后，完成了图像声纳预处理模块。在一片EP2S60上实现了对160路信号的接收、滤波、正交变换以及发送等处理。实验表明，本论文所有算法均达到了设计要求。
上传时间： 2013-06-09
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随着社会的发展，人们对电力需求特别是电能质量的要求越来越高。但由于非线性负荷大量使用，却带来了严重的电力谐波污染，给电力系统安全、稳定、高效运行带来严重影响，给供用电设备造成危害。如何最大限度的减少谐波造成的危害，是目前电力系统领域极为关注的问题。谐波检测是谐波研究中重要分支，是解决其它相关谐波问题的基础。因此，对谐波的检测和研究，具有重要的理论意义和实用价值。 目前使用的电力系统谐波检测装置，大多基于微处理器设计。微处理器是作为整个系统的核心，它的性能高低直接决定了产品性能的好坏。而这种微处理器为主体构成的应用系统，存在效率低、资源利用率低、程序指针易受干扰等缺点。由于微电子技术的发展，特别是专用集成电路ASIC(ApplicationSpecificIntegratedCircuit)设计技术的发展，使得设计电力系统谐波检测专用的集成电路成为可能，同时为谐波检测装置的硬件设计提供了一个新的发展途径。本文目标就是设计电力系统谐波检测专用集成电路，从而可以实现对电力系统谐波的高精度检测。采用专用集成电路进行谐波检测装置的硬件设计，具有体积小，速度快，可靠性高等优点，由于应用范围广，需求量大，电力系统谐波检测专用集成电路具有很好的应用前景。 本文首先介绍了国内外现行谐波检测标准，调研了电力系统谐波检测的发展趋势；随后根据装置的功能需求，特别是依据其中谐波检测国标参数的测量算法，为系统选定了基于FPGA的SOPC设计方案。 本文分析了电力系统谐波检测专用集成电路的功能模型，对专用集成电路进行了模块划分。定义了各模块的功能，并研究了模块间的连接方式，给出了谐波检测专用集成电路的并行结构。设计了基于FPGA的谐波检测专用集成电路设计和验证的硬件平台。配合专用集成电路的电子设计自动化(EDA)工具构建了智能监控单元专用集成电路的开发环境。 在进行FPGA具体设计时，根据待实现功能的不同特点，分为用户逻辑区域和Nios处理器模块两个部分。用户逻辑区域控制A/D转换器进行模拟信号的采样，并对采样得到的数字量进行谐波分析等运算。然后将结果存入片内的双口RAM中，等待Nios处理器的访问。Nios处理器对数据处理模块的结果进一步处理，得到其各自对应的最终值，并将结果通过串行通信接口发送给上位机。 最后，对设计实体进行了整体的编译、综合与优化工作，并通过逻辑分析仪对设计进行了验证。在实验室条件下，对监测指标的运算结果进行了实验测量，实验结果表明该监测装置满足了电力系统谐波检测的总体要求。
上传时间： 2013-04-24
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数字信号发生器是数字信号处理中不可缺少的调试设备。在某工程项目中，为了提供特殊信号，比如雷达信号，就需要设计专用的数字信号发生器，用以达到发送雷达信号的要求。在本文中提出了使用PCI接口的专用数字信号发生器方案。 该方案的目标是能够采录雷达信号，把信号发送到主机作为信号文件存储起来，然后对这个信号文件进行航迹分离，得到需要的航迹信号文件。同时，信号发生器具有发送信号的功能，可以把不同形式的信号文件发送到检测端口，用于设备调试。 在本文中系统设计主要分为硬件和软件两个方面来介绍： 硬件部分采用了FPGA逻辑设计加上外围电路来实现的。在硬件设计中，最主要的是FPGA逻辑设计，包括9路主从SPI接口信号的逻辑控制，片外SDRAM的逻辑控制，PCI9054的逻辑控制，以及这些逻辑模块间信号的同步、发送和接收。在这个过程中信号的方向是双向的，所选用的芯片都具有双向数据的功能。 在本文中软件部分包括驱动软件和应用软件。驱动软件采用PLXSDK驱动开发，通过控制PCI总线完成数据的采录和发送。应用软件中包括数据提取和数据发送，采用卡尔曼滤波器等方法。 通过实验证明该方案完全满足数据传输的要求，达到SPI传输的速度要求，能够完成航迹提取，以及数据传输。
上传时间： 2013-07-14
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直接数字频率合成(DDS)是七十年代初提出的一种新的频率合成技术，其数字结构满足了现代电子系统的许多要求，因而得到了迅速的发展。现场可编程门阵列器件(FPGA)的出现，改变了现代电子数字系统的设计方法，提供了一种全新的设计模式。本论文结合这两项技术，并利用单片机控制灵活的特点，开发了一种双通道波形发生器。在实现过程中，选用了Altera公司的EP1C6Q240C8芯片作为产生波形数据的主芯片，充分利用了该芯片的超大集成性和快速性。在控制芯片上选用ATMAL的AT89C51单片机作为控制芯片。本设计中，FPGA芯片的设计和与控制芯片的接口设计是一个难点，本文利用Altera的设计工具Quartus Ⅱ并结合Verilog-HDL语言，采用硬件编程的方法很好地解决了这一问题。 本文首先介绍了波形发生器的研究背景和DDS的理论。然后详尽地叙述了用EP1C6Q240C8完成DDS模块的设计过程，这是设计的基础。接着分析了整个设计中应处理的问题，根据设计原理就功能上进行了划分，将整个仪器功能划分为控制模块、外围硬件、FPGA器件三个部分来实现。然后就这三个部分分别详细地进行了阐述。并且通过系列实验，详细地分析了该波形发生器的功能、性能、实现和实验结果。最后，结合在设计中的一些心得体会，提出了本设计中的一些不足和改进意见。通过实验说明，本设计达到了预定的要求，并证明了采用软硬件结合，利用FPGA实现基于DDS架构的双路波形发生器是可行的。
上传时间： 2013-06-09
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随着移动终端、多媒体、通信、图像扫描技术的发展，图像应用日益广泛，压缩编码技术对图像处理中大量数据的存储和传输至关重要。同时， FPGA单片规模的不断扩大，在FPGA芯片内实现复杂的数字信号处理系统也成为现实，因此采用FPGA实现图像压缩已成为一种必然趋势。JPEG静态图像压缩标准应用非常广泛，是图像压缩中主要的标准之一。研究JPEG图像压缩在FPGA上的实现，具有广阔的应用背景。 论文从实际工程应用出发，通过设计图像压缩的IP核，完成JPEG压缩算法在FPGA上的实现。首先阐述JPEG基本模式的压缩编码的标准，然后在设计规划过程中，采用SOC的设计思想，给出整个系统的内部结构、层次划分，对各个模块的HDL实现进行详细的描述，最后完成整体验证。方案采用了IP核复用的设计技术，基于Xilinx公司本身的IP核，进行了再次开发。在研究JPEG标准的核心算法DCT的基础上，加以改进，设计了适合器件结构的基于DA算法的DCT变换的IP核。通过结构和算法的优化，提高了速度，减少占用过多的片内资源。 设计基于Xilinx的Virtex- II系列的FPGA的硬件平台,在ISE7.1中编译综合，最后通过Modelsim仿真验证。分辨率为352×288大小的源图像，在不同的压缩等级设置下，均测试通过。仿真验证的结果表明：基于FPGA的JPEG压缩编码占用较少的硬件资源，可在较高的工作频率下运行，设计在速度和资源利用率方面达到了较优的状态，能够满足一般图像压缩的要求。 整个设计可以作为单独的JPEG编码芯片也可以作为IP核添加到其他系统中去，具有一定的使用价值。
上传时间： 2013-04-24
上传用户：nairui21
本文将电路接口技术与硬件可编程技术相结合，提出了用可编程芯片来控制IDE硬盘进行高速数据记录，能够满足机载数据记录设备重量轻、容量大、速度快的要求。 论文对硬盘ATA接口标准进行了研究，对VHDL语言、现场可编程门阵列器件(FPGA)实现硬件电路的原理和方法进行了深入分析，在此基础上完成了基于FPGA的数据记录控制器的设计。文中选择了具有低功耗、低成本、高性能的FPGA芯片(型号为CycloneEP1C3T144C8)，将各功能模块级联成系统在该芯片上完成了控制器系统级的设计与仿真验证，验证结果表明了用FPGA实现高速数据记录控制器的可行性。所设计的VHDL代码经QuartusⅡ综合、布局布线、管脚分配后，在FPGA内部可以达到104.46Mhz的电路工作速度，FPGA与硬盘之间采用ATA接口的UltraDMA模式2传输方式，可以达到33.3MByte/s的突发数据传输率。文中对所用到的FPGA设计技术给予了详细说明，对各功能模块的设计给予了详细阐述，对关键设计给出了VHDL源代码，还讨论了FPGA设计中时序约束的作用，给出了本文所做时序约束的方法。 本文中所论述的工作对以后机载数据记录系统的设计具有重要的铺垫作用。文中在总结所做工作的同时，还对下一步工作提出了有益的建议。
上传时间： 2013-08-05
上传用户：hanli8870
随着雷达、图像、通信等领域对信号高速处理的要求，研究人员正寻求高速的数字信号处理算法，以满足这种高速地处理数据的需要。常用的高速实时数字信号处理的器件有ASIC、可编程的数字信号处理芯片、FPGA，等等。 本文研究了时域FPGA上实现高速高阶FIR数字滤波器结构，并实现了高压缩比的LFM脉冲信号的匹配滤波。文章根据FIR数字滤波器理论，分析比较实现了FIR滤波器的方法；使用并行分布式算法，在Xilinx的VirtexⅡFPGA系列芯片上设计了高速高阶FIR滤波器。并详细进行了分析；设计出了一个256阶的线性调频脉冲压缩信号的匹配滤波器设计实例，并用ModelSim软件进行了仿真。
上传时间： 2013-07-18
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数字电视近年来飞速发展，它最终取代模拟电视是一个必然趋势。可编程逻辑技术以及EDA技术的升温也带来了电子系统设计的巨大变革。本论文将迅速发展的FPGA技术应用于数字电视系统中，研究探讨了数字电视前端系统中的关键设备——传输流复用器的FPGA建模和实现，以及相关的关键技术。本论文首先介绍了数字电视的发展现状和前景，概述了数字电视前端系统的组成结构与关键技术，以及可编程逻辑技术的发展和优势。然后介绍了数字电视系统中的重要标准MPEG-2以及传输流复用器的原理和系统结构，并且从理论上阐述了复用器设计的关键技术：PSI重组和PCR调整。接着详细说明了如何运用创新思路，采用独特的硬件架构在一片FPGA上实现整个复用器的软件和硬件系统的方案，并且举例说明了复用器硬件逻辑设计中所运用的几个FPGA设计技巧。最后对本文进行总结，并提出了数字电视系统中复用器设备未来发展的设想。本文中介绍的基于SOPC的硬件复用器设计方案，将系统的软件和硬件集成在一款Altera公司新推出的低成本高密度cyclone系列FPGA上，并且将FPGA设计技巧运用于复用器的硬件逻辑设计中。整个设计方案不但简化了系统设计，而且实现了稳定，高速，低成本，可扩展性强的复用器系统。
上传时间： 2013-06-02
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输电线路巡检机器人是一种用于巡查输电线路故障的自动装置，巡线中采用机器人技术可以减轻作业强度、降低费用、提高巡检质量。 本文采用PHILIPS公司的32位ARM处理器LPC2210为核心设计了巡线机器人运动控制器；采用NS公司的专用电机驱动芯片LMD18245设计了电机驱动部分；应用ProtelDXP设计了控制器及电机驱动电路的原理图及PCB布线；针对机器人工作在架空输电线路上，存在电磁干扰及雨雪天气的影响，设计了控制器的屏蔽封装，保证了控制器的稳定性；控制器电路结构采用了模块化设计，从而使硬件系统具有良好的扩展性。
上传时间： 2013-06-30
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随着电力电子技术的发展，电网中的谐波污染越来越严重，已成为电网中的“公害”。因此，对电网谐波进行监测与研究是限制、消除谐波危害的前提，也是保证供电系统安全经济运行及保证设备和人身安全的迫切需要。本文在分析了国内外谐波检测技术的现状和发展方向的基础上，对电压谐波监测及消谐装置进行了整体研究及设计。选择STR710作为核心处理器，以CS8900A以太网控制器和双向可控硅等作为外围芯片，设计并实现了基于ARM7的电压谐波监测装置，同时在IAREmbeddedWorkbenchforARMversion4.31环境下利用FFT算法实现了谐波监测，最后对嵌入式以太网接口进行了设计与实现。
上传时间： 2013-07-12
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