CPLD+VHDL

EDA与VHDL的实用电路模块设计分析，希望对大家有所帮助．

2024-11-09 5 CPLD+VHDL

具有以24小时制时、分、秒计时、显示功能；具有清零，调节小时、分钟的功能；

2024-12-01 8 CPLD+VHDL

· 摘要：  本文简述了TI公司数字信号处理器中McBSP接口的特点,根据ADS7818和McBSP串口的时序分析,给出了使用VHDL实现这种接口的程序和时序仿真图.  

2024-07-01 7 CPLD+VHDL

自动售货机VHDL程序与仿真自动售货机VHDL程序与仿真

2025-03-02 10 CPLD+VHDL

采用M法给出一个时间为一秒的阀门信号，在此信号时间内，对被测信号进行计数，测频，并通过4位数码管表示出来。

2025-03-02 2 CPLD+VHDL

能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器的方框图。图2为半加器原理图。其中：A、B分别为被加数与加数，作为电路的输入端；S为...

2025-04-01 10 CPLD+VHDL

2014-12-20 49 CPLD+VHDL

2013-12-27 107 CPLD+VHDL

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