风险财务控制库 Risk Quantify is an open source financial library, with a focus on managing the risk of financial instruments. The aim of this project is to provide people working in the financial industry with a good base to use in building their own applications. Risk Quantify provides pricing routines, term structure building and management, calendar routines, asset management routines and more.
标签： financial Quantify managing library
上传时间： 2014-01-25
上传用户：363186
在主机上编译后，上传CLOCK，重起开发板。 在主机上编译后，上传CLOCK，重起开发板。
上传时间： 2014-11-26
上传用户：xaijhqx
在主机上编译后，上传INT，重起开发板。 在主机上编译后，上传CLOCK，重起开发板。
上传时间： 2016-03-20
上传用户：sammi
小而全的软盘镜像文件，原创！fbdisk-坏道屏蔽；clock-时钟显示；支持DOS下USB，快速分区；杀进程killer.exe gdisk-最好的分区工具，方法见fd.txt。
上传时间： 2013-12-13
上传用户：playboys0
This example describes how to use the ADC and DMA to transfer continuously converted data from ADC to a data buffer. The ADC is configured to converts continuously ADC channel14. Each time an end of conversion occurs the DMA transfers, in circular mode, the converted data from ADC1 DR register to the ADC_ConvertedValue variable. The ADC1 clock is set to 14 MHz.
标签： continuously ADC describes converted
上传时间： 2014-01-03
上传用户：徐孺
NRF905驱动代码 // The content of this struct is nRF905 s initialize data. // CH_NO=1 433MHZ Normal Opration,No Retrans RX,TX Address is 4 Bytes // RX TX Payload Width is 32 Bytes Disable Extern Clock Fosc=16MHZ // 8 Bits CRC And enable
标签： initialize 905 content Normal
上传时间： 2013-12-16
上传用户：lanjisu111
vhdl编写，8b—10b 编解码器设计 Encoder: 8b/10b Encoder (file: 8b10b_enc.vhd) Synchronous clocked inputs (latched on each clock rising edge) 8-bit parallel unencoded data input KI input selects data or control encoding Asynchronous active high reset initializes all logic Encoded data output 10-bit parallel encoded output valid 1 clock later Decoder: 8b/10b Decoder (file: 8b10b_dec.vhd) Synchronous clocked inputs (latched on each clock rising edge) 10-bit parallel encoded data input Asynchronous active high reset initializes all logic Decoded data, disparity and KO outputs 8-bit parallel unencoded output valid 1 clock later
上传时间： 2016-05-05
上传用户：gundamwzc
基于原本对该课题的了解，大致认为该系统主要要涉及日历功能和记事本功能，而日历功能主要涉及JAVA 中Calendar的类，可以实现对日历功能的算法，而日历面版功能的具体实现，则可以参照我们做实验的时候做的一个日历程序。另外一个问题是记事本功能的实现，要实现对记事内容的保存，考虑到要用到文件的读写功能。似乎不是很难实现，但是要实现提醒功能，该功能要求用户对某一事件可以实现提醒功能，该功能的实现让我觉得有点无措，上网查阅了些资料后发现需要要多线程的处理机制。而在文件方面的处理有很多问题没有仔细考虑。例如，是所有的记录内容全部放在同一个文件下面，还是所有的文件分别存放，倘若所有的记事全部放在一个文件下面的话，那么查找信息及查阅相关记事的时候将如何处理？在考虑之后决定要分别存放在不同的文件里面。该课题大概的思路如此，很多细节问题还没有做仔细的考虑。下面对该思路进行具体的研究，探究其可行性。及具体执行方案。
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上传时间： 2014-01-25
上传用户：ynsnjs
16位cpu设计VHDL源码，其中包括alu，clock，memory等部分的设计
上传时间： 2016-06-30
上传用户：saharawalker
This assignment requires you to complete the dynamic drawing components of the Date/Time Control Panel from the previous two programming assignments. In particular, you will be moving the map found in the "Time Zone" tab when the time zone changes and will be drawing a clock face corresponding to the time setting.
标签： assignment components the requires
上传时间： 2016-07-03
上传用户：JIUSHICHEN
