实现简单的UART功能,在QUARTUS4.0下编译通过,采用VERILOG HDL编写.
实现简单的UART功能,在QUARTUS4.0下编译通过,采用VERILOG HDL编写....
ACTIVE-HDL技术资料
📦 资源总数：1147
💻 源代码：20046
🔌 电路图：1
Active-HDL是一款功能强大的硬件描述语言仿真工具，专为FPGA/CPLD设计验证而生。它支持VHDL、Verilog和SystemC等多种语言，提供直观的图形界面与高效的调试环境，极大提升了数字电路开发效率。无论是初学者还是资深工程师，都能通过丰富的示例项目快速掌握复杂系统的设计技巧。加入我们，探索超过1147份精选资源，加速您的创新之旅！
🔥 ACTIVE-HDL热门资料
查看全部1147个资源 »用verilog hdl编写的一些例程
用verilog hdl编写的一些例程，包括加法器/减法器等等，例子较多就不一一列举了...
Generic FIFO, writen in verilog hdl
Generic FIFO, writen in verilog hdl...
Design and Test_Verilog HDL——EDA先锋工作室《设计与验证—Verilog HDL》配书源代码
Design and Test_Verilog HDL——EDA先锋工作室《设计与验证—Verilog HDL》配书源代码，很多使用的实例，并有说明，是学习Verilog 不可多得的好资料。...
active shape model的matlab代码实现
active shape model的matlab代码实现，用于图像处理，模式识别等方面...
💻 ACTIVE-HDL源代码
查看更多 »📂 ACTIVE-HDL资料分类