用VHDL语言采用串行方法实现用1位全加器实现4位全加器
上传时间： 2016-05-27
上传用户：hongmo
CCDC01采集器测试仪软件：拼音输入法模块,编译环境：Franklin 3.3.4
上传时间： 2014-01-11
上传用户：一诺88
em78p156模拟控制PWM输出256档位4~6路
上传时间： 2016-06-10
上传用户：gut1234567
第1章 绪论 第2章 数据通信基础 第3章 物理层 第4章 数据链路层 第5章 网络层
上传时间： 2013-12-26
上传用户：gundamwzc
每路输入数据与输出数据均为4位2进制数，当选择开关(至少3位)或输入数据发生变化时，输出数据也相应地变化。有兴趣的同学可以进一步扩充系统功能。
上传时间： 2016-07-03
上传用户：weixiao99
8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。 3． ultiplier_unit_4 这个模块是用来实现部分积的，每一个模块实现一个部分积的4位，因此一个部分积需要4个这个模块来实现。总共需要12个这样的模块。 4．Multiplier_full_add 这是一位的全加器，在实现部分积相加的时候，通过全加器的阵列来实现的。
标签： ultipler_quick_add booth 乘法器 测试
上传时间： 2016-07-12
上传用户：zhaiye
用VC++6.0开发的用于对摄像头采集到的视频用xvid编码器(MPEG-4的一种)进行压缩存储。
上传时间： 2016-07-24
上传用户：朗朗乾坤
4位数据比较器 通过VHDL语言设计出4位数据比较器，了解EDA对数字电路设计的效率和可靠性有极大地提高
上传时间： 2016-08-12
上传用户：1079836864
1.Fisher分类算法 2.感知器算法 3.最小二乘算法 4.快速近邻算法 5.K-近邻法 6.剪辑近邻法和压缩近邻法 7.二叉决策树算法
上传时间： 2016-08-12
上传用户：懒龙1988
4位半的BCD AD转换器的单片机单线接口设计,附源代码和原理图及PCB.
上传时间： 2013-12-16
上传用户：xuanjie
