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上传时间： 2019-04-07
上传用户：龙卷风5918
已知一个整数序列A=(a0，a1，…，an-1)，其中0≤ai＜n(0≤i＜n)。若存在ap1=ap2=…=apm=x且m＞n/2(0≤pk＜n，1≤k≤m)，则称x为A的主元素。例如A= ( 0，5，5，3，5，7，5，5 )，则5为主元素；又如A= ( 0，5，5，3，5，1，5，7 )，则A中没有主元素。 假设A中的n个元素保存在一个一维数组中，请设计一个尽可能高效的算法，找出A的主元素。若存在主元素，则输出该元素；否则输出-1。
上传时间： 2020-03-04
上传用户：霖1234
In 2005, when the world crossed-over to Web 2.0, business professionals and managers in every industry – from traditional retail to high tech media and telecom – felt the first powerful tremors of the strategic shifts taking place, sweeping away traditional business models and altering competitive landscapes.
上传时间： 2020-05-27
上传用户：shancjb
Recent decades have shown a tremendous expansion of the Internet. The number of connected terminals has increased by orders of magnitude, traffic has grown exponen- tially, coverage has become ubiquitous and worldwide, and today’s sophisticated Web 2.0 applications are increasingly providing services which hitherto have been the realm of telecommunications, such as Skype and video conferencing. This has even led to the thought that access to the Internet might one day be a universal right of every citizen. This evolution will accelerate in the coming decades.
标签： Networking Personal Networks Wireless
上传时间： 2020-05-31
上传用户：shancjb
x=[1,2,0,-1,3,2];h=[1,-1,1]; y1=x*h(1); y2=x*h(2); y3=x*h(3); Y1=[0,0,y1]; Y2=[0,y2,0]; Y3=[y3,0,0]; y=Y1+Y2+Y3; L=-2:1:5; figure(1); subplot(211);stem(L,y,'*'); xlabel('L');ylabel('y');title('(1)'); X=x.';X=X'; r1=X*y(1);r2=X*y(2);r3=X*y(3);r4=X*y(4); r5=X*y(5);r6=X*y(6);r7=X*y(7);r8=X*y(8); R1=[0,0,0,0,0,0,0,r1];R2=[0,0,0,0,0,0,r2,0]; R3=[0,0,0,0,0,r3,0,0];R4=[0,0,0,0,r4,0,0,0]; R5=[0,0,0,r5,0,0,0,0];R6=[0,0,r6,0,0,0,0,0]; R7=[0,r7,0,0,0,0,0,0];R8=[r8,0,0,0,0,0,0,0]; R=R1+R2+R3+R4+R5+R6+R7+R8; n=-7:5; subplot(212);stem(n,R);title('(2)');
标签： ketang
上传时间： 2020-11-10
上传用户：
[云攻略].(贝尼奥夫等) 思科和有着同样的构思,即网络是商业转型的平台.贝尼奥夫在他的书中阐述了如何利用云计算颠覆产业并重塑企业软件领域的过程.很明显,我们对于网络化商业模式的潜力及下一代互联网所带来的效率提升的了解,仅仅是一个开始。 ———约翰·钱伯斯 思科公司总裁兼CEO 对于任何有远大志向的创业者及心存高远的行政总裁来说,次书可以帮助他们更好地掌握未来。他是企业2.0时代的攻略手册。 ———迈克尔·戴尔 戴尔公司总裁 Marc对于IT行业的远见和深刻认识，势必会一直带领公司继续领导云计算行业。 ———王 刚 中国区域经理 作为Salesforce在中国内地的第一个企业用户和一个专业ICT制冷厂商,阿尔西跟随云计算教父马克·贝尼奥夫进入了“云”的世界。Salesfore无与伦比的技术和服务令我们欣喜若狂,同时也更增强了我们为“云”世界提供服务的决心和信心。愿更多的中国企业走入“云”的世界！ ———陈云水 阿尔西空调CEO Salesforce在美国的成功,证明了SaaS模式在管理软件领域颠覆式创新的成功。《云攻略》更揭示了一个怀揣梦想的小公司，如何在行业巨头的围剿下野蛮生存的成长经历。金蝶友商网在成长的3年中，也遇到同样的问题和挑战。但我们相信，SaaS在中国的实践一定是由一群抱有同样梦想和执着精神的团队来取得突破.从这个意义上来讲,所有中国的SaaS公司都应该阅读此书,并从中找到自己通向成功的独特之路! ———冯 颉 金蝶软件集团友商网总经理
标签： [云攻略].(贝尼奥夫等)
上传时间： 2021-10-09
上传用户：sfbirihw
2.7V to 5.5V input voltage Range Efficiency up to 96% 24V Boost converter with 12A switch current Limit 600KHz fixed Switching Frequency Integrated soft-start Thermal Shutdown Under voltage Lockout Support external LDO auxiliary power supply 8-Pin SOP-PP PackageAPPLICATIONSPortable Audio Amplifier Power SupplyPower BankQC 2.0/Type CWireless ChargerPOS Printer Power SupplySmall Motor Power Supply
标签： XR2981
上传时间： 2021-11-05
上传用户：
高效率7.6 V, 700 mA隔离式LED驱动器.pdf设计特色精确的初级侧恒压／恒流控制器(CV/CC)省去了光耦器和所有次级侧CV/CC控制电路无需电流检测电阻，即可达到最高效率使用元件少、低成本的解决方案自动重启动保护功能可在输出短路或开环条件下可将输出功率降低到95%以下迟滞热关断功能可防止电源损坏满足CEC及能源之星2.0效率要求：
上传时间： 2021-12-09
上传用户：
FPGA片内FIFO读写测试Verilog逻辑源码Quartus工程文件+文档说明，使用 FPGA 内部的 FIFO 以及程序对该 FIFO 的数据读写操作。FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////module fifo_test( input clk, //50MHz时钟 input rst_n //复位信号，低电平有效 );//-----------------------------------------------------------localparam W_IDLE = 1;localparam W_FIFO = 2; localparam R_IDLE = 1;localparam R_FIFO = 2; reg[2:0] write_state;reg[2:0] next_write_state;reg[2:0] read_state;reg[2:0] next_read_state;reg[15:0] w_data; //FIFO写数据wire wr_en; //FIFO写使能wire rd_en; //FIFO读使能wire[15:0] r_data; //FIFO读数据wire full; //FIFO满信号 wire empty; //FIFO空信号 wire[8:0] rd_data_count; wire[8:0] wr_data_count; ///产生FIFO写入的数据always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) write_state <= W_IDLE; else write_state <= next_write_state;endalways@(*)begin case(write_state) W_IDLE: if(empty == 1'b1) //FIFO空， 开始写FIFO next_write_state <= W_FIFO; else next_write_state <= W_IDLE; W_FIFO: if(full == 1'b1) //FIFO满 next_write_state <= W_IDLE; else next_write_state <= W_FIFO; default: next_write_state <= W_IDLE; endcaseendassign wr_en = (next_write_state == W_FIFO) ? 1'b1 : 1'b0; always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) w_data <= 16'd0; else if (wr_en == 1'b1) w_data <= w_data + 1'b1; else w_data <= 16'd0; end///产生FIFO读的数据always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) read_state <= R_IDLE; else read_state <= next_read_state;endalways@(*)begin case(read_state) R_IDLE: if(full == 1'b1) //FIFO满, 开始读FIFO next_read_state <= R_FIFO; else next_read_state <= R_IDLE; R_FIFO: if(empty == 1'b1)
上传时间： 2021-12-19
上传用户：20125101110
can 总线规范，包含两份文档:中文版为周立功的翻译版本英文版为BOSCH的原版英文文档
上传时间： 2022-02-03
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