十字路口交通灯的系统图如图1，秒脉冲发生器产生整个定时系统的基脉冲，由减法计数器对显示时间减数达到控制每种工作状态的持续时间，当减法计数器的回零脉冲使状态控制器完成状态转换，与此同时，状态译码器根据系统的下一个工作状态决定下一个减计数的初始值。减法计数器的状态有BCD译码器、显示管显示。在黄灯亮期间，状态译码器将秒脉冲引入红灯控制电路，让红灯闪烁。
上传时间： 2016-06-04
上传用户：愛哥纯帅
(n, k, N)卷积码的状态数为2k (N−1) ，对每一时刻要 做2k (N−1) 次“加－比－存”操作，每一操作包括2k 次加法和2k −1 次比较，同时要保留2k (N−1) 条幸存路径。由此可见，Viterbi 算法的复杂度与信道质量无关，其计算量和存储量都随约束 长度N 和信息元分组k 呈指数增长。因此，在约束长度和信息元分组较大时并不适用。 为了充分利用信道信息，提高卷积码译码的可靠性，可以采用软判决Viterbi 译码算法。 此时解调器不进行判决而是直接输出模拟量，或是将解调器输出波形进行多电平量化，而不 是简单的 0、1 两电平量化，然后送往译码器。即编码信道的输出是没有经过判决的“软信 息”。
上传时间： 2016-08-08
上传用户：June
1. 熟悉编码器、译码器、数据选择器等组合逻辑功能模块的功能与使用方法。 2. 掌握用MSI设计的组合逻辑电路的方法。
上传时间： 2016-10-24
上传用户：eriilover
题目：一位加法器的设计 试实现一个十进制的1位数加法器，其中十进制数编码为8421码。十进制数加法可首先转换为二进制加法来执行。然后，若得到的和大于9，则产生一个进位值，并在得到的和值上加6(这是用来补足未使用的六种输入组合)。 要求：（1）利用基本逻辑门电路和编码器，译码器及计数器完成电路； （2）用LED管显示。
标签： 加法器
上传时间： 2017-05-09
上传用户：明天明天明天
属于通信的一种，是喷泉码中lt码的c语言程序编译过程。
标签： 通信工程
上传时间： 2017-07-25
上传用户：love小四霍霍
MT8870 音调译码器（Tone Decoder）是MITEL 公司所开发生产为一颗常用复频译码IC，DTMF解码器
上传时间： 2017-08-10
上传用户：pxmpd
数字时钟主要由：分频器、扫描显示译码器、六十进制计数器（或十进制计数器与六进制计数器）、十二进制计数器（或二十四进制计数器）电路组成。在整个秒表中最关键的是如何获得一个精确的1Hz计时脉冲，除此之外，整个数字时钟还需要有启动信号和置数信号，以便使数字时钟能随意停止和启动
上传时间： 2017-08-22
上传用户：15873863579
采用纯硬件打造的数字频率计，不包含任何单片机，晶振，计数器，译码器，数码管
上传时间： 2017-12-13
上传用户：fengshu
学习7段数码显示译码器、十六进制计数器以及顶层连接模块的Verilog设计； 2、掌握组合逻辑，时序逻辑以及用例化语句实现顶层模块的Verilog设计方法； 3、熟悉QuartusⅡ的整个设计流程，仿真方法，引脚锁定，下载及测试方法。
上传时间： 2019-05-30
上传用户：Lily_liu
用 verilog HDL 语言搭建一个以 ARM Cortex-M0 为处理器核的嵌入式SOC系统,系统包含以下几个部分： (1)ARM Cortex-M0核 (2)AHB总线译码器 (3)AHB总线从设备多路复用器 (4)片上存储器外设 (5)LED外设 (6)七段数码管 (7)定时器 (8)UART
上传时间： 2020-03-21
上传用户：wssss
