基于FPGA的分频器设计,已经通过了仿真(VHDL语言编写)
上传时间： 2013-12-14
上传用户：haoxiyizhong
介绍了基于VHDL的可编程分频器在波形发生器中的应用的方法，利用这一方法， 可使波形频率在大范围内变化。
上传时间： 2014-01-08
上传用户：秦莞尔w
本文介绍了两种分频系数为整数或半整数的可控分频器的设计方法。其中之一可以实现50％的奇数分频。利用VHDL语言编程，并用QUARTERS||4.0进行仿真，用 FPGA 芯片实现。 关键词：半整数，可控分频器，VHDL, FPGA
上传时间： 2015-11-27
上传用户：tyler
vhdl语言描述分频器，实现2、4、8、16……分频，经过实践
上传时间： 2013-12-30
上传用户：hongmo
verilog分频器～时钟为50hmz，波特率采用9600bps～
上传时间： 2013-12-27
上传用户：lwwhust
嵌入式开发试验：蜂鸣器播放音乐实验，在开发板4510上实现。
上传时间： 2013-12-31
上传用户：kernaling
新型SAA7115 将扩展飞利浦半导体在个人视频录象市场的视频解码器领导供应商的地位。为实现更丰富的个人视 频录象体验，飞利浦重新设定了视频逼真度的标准，并增强了内容保护的深度，这会进一步鼓励内 容供应商继续进行引人入胜的编程开发
上传时间： 2016-01-07
上传用户：wangzhen1990
2.4G婴儿监护器模块频点设置程序,EM78P153S开发
上传时间： 2016-01-07
上传用户：erkuizhang
蜂鸣器音乐(小喇叭) Linux下实现的PC Speaker蜂鸣器播放音乐程序
上传时间： 2016-01-07
上传用户：fanboynet
DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.
标签： signal_out signal_in DPLL 模
上传时间： 2013-12-26
上传用户：希酱大魔王
