TCL AT2975华飞LG飞利浦存储器数据
上传时间： 2013-07-22
上传用户：saharawalker
本文着重于图像压缩传输技术的研究和硬件平台的的制作。首先对视频压缩技术的背景及主要压缩标准及其目前图像处理ASIC芯片市场作一个简单的回顾和分析，然后对目前比较流行的图像压缩和传输硬件平台方案作一些分析和比较，选择了一种DSP+ARM架构的图像处理及传输模式，设计拟采用JPEG静态图像压缩标准对单幅画面实现压缩，并通过DSP的HPI口把压缩后的图片传输至ARM处理器，通过ARM去实现图像的存储传输。 在硬件平台的具体实现上，以TI的TMS320VC5402实现单幅静态图像的压缩，ALTER公司的EPMT064S实现VC5402扩展存储器的逻辑控制，通过VC5402的HPI接口实现与具有ARM920T内核的S3C2410通信。在硬件平台的制作上，选择了国际流行的0rCAD+PowerPCB作为其原理图和PCB板的制作工具。在软件开发平台上，选择了以LINUX作为系统操作平台。成本低、系统灵活、能基本满足静态图像压缩传输嵌入式开发平台。 实验初步结果表明该系统架构设计可行，为以后图像压缩传输技术的进一步研究打下了良好的基础。
上传时间： 2013-07-13
上传用户：hongmo
本文设计的井下网络分站作为“煤矿安全自动检测、监控及管理系统”的一个重要的组成部分，以ARM微控制器为核心，以操作系统μC/OS-Ⅱ为操作平台，采用TCP/IP协议栈实现了分站的网络通信功能，很好的解决了当前煤矿企业安全监控系统通信协议不一致的问题。 在硬件方面，严格按照《煤矿安全监控系统通用技术要求》完成了监控分站的总体硬件设计，并通过驱动网卡芯片RTL8019AS实现了以太网连接。选用PHILIPS的32位ARM芯片LPC2214作为分站的控制芯片，它带有16KB的静态RAM和256KB的高速FLASH，包含8路10位A/D，还有多个串行接口，可使用的GPIO高达76个(使用了外部存储器)，很好了满足了分站外接传感器的多样化要求。在人机对话方面，系统扩展了128×64的液晶和1×4的键盘。在通信方面，采用TCP/IP协议与地面主机进行通信，将各种参数传送到地面主机进行复杂的运算处理。 在软件方面，介绍了嵌入式操作系统μC/OS-Ⅱ的移植过程，并在此基础上分析了TCP/IP协议栈的实现；制定了统一的数据交换格式；通信过程中采用了标准的TCP/IP协议；详细介绍了几个主要程序模块的编程思路，如LCD显示、外部输入频率信号的计数及数据存储，并给出了在实际编程过程中遇到的问题及解决方法。 本监控分站根据《本质安全型“i”》标准将外部接入设备和分站作了电气隔离，该分站具有2路A/D数据采集；6路光电隔离数字量输入；2路光电隔离数字量输出对外部设备进行远程管理和控制；人机接口提供人机交互界面，提供按键操作和数据显示；RS485通信接口负责与外界设备进行通信；网络通信接口负责为各种监测监控系统提供兼容的接入接口；非易失性铁电存储器作为数据存储区以保证掉电后存储数据不丢失。
上传时间： 2013-04-24
上传用户：13160677563
JPEG2000是新一代的静态图像压缩标准，它相比JPEG有很多新的特性，如渐进传输和感兴趣区域编码等，因而它具有广阔的应用前景，特别是在数码相机、PDA等便携式设备中。 JPEG2000的核心主要包括小波变换和基于最优化截断点的嵌入式块编码(EBCOT)算法，其计算复杂度远远高于JPEG，完全采用软件方案实现将会占用大量的处理器时间和内存开销，而且速度较慢，实时处理的能力较差。为了推广JPEG2000在便携式产品、消费类电子产品中的应用，打开巨大的潜在市场，研究硬件实现的算法实时处理方案具有重要的应用价值。 EBCOT算法是一个两层的编码引擎，其中的上下文编码的运算量约占到总运算量的50％，是提高编码速度的关键算法之一。由于上下文编码大部分都是逻辑运算，没有复杂的数学运算，但逻辑控制流程复杂繁琐，对存储器访问频繁，采用DSP或者其他的通用处理器通过指令控制实现该算法，未能显著提高编码速度。本文采用FPGA芯片，以电路逻辑的方式来实现该算法并进行优化，在研究和分析了上下文编码算法运算特点的基础上，设计了列判断和交错存储相结合的硬件实现方案，并采用硬件描述语言Verilog在寄存器传输级描述了相应的硬件电路。通过功能仿真和逻辑综合后，所获得的上下文编码模块最大时钟频率为101MHz，且能在130ms内完成对一幅512×512灰度图像的编码，性能比Jasper软件中的实现方案提高了75％。 JPEG2000的一个重要特性是其具有渐进传输的能力，而码流组织是获得渐进传输特性的技术关键。码流组织通过在输出码流中安排数据包的先后顺序来实现渐进传输的目的。本文对JPEG2000中实现渐进传输的机制进行了分析，并研究了码流组织的算法实现。 为了对JPEG2000算法实现进行验证，本文设计了基于FPGA和ARM的验证实验平台，其中FPGA主要完成算法中运算量较大的小波变换、上下文编码和算术编码，而ARM处理器则完成码流组织、数据打包以及和PC机的通信。本文在该平台上对所设计的上下文编码算法和码流组织模块的设计进行了验证，实验结果表明本文设计的算法模块功能正确，并在一定程度上提高了编码速度。
上传时间： 2013-04-24
上传用户：独孤求源
大规模可编程逻辑器件CPLD和FPGA是当今应用最广泛的两类可编程专用集成电路(ASIC),电子设计工程师用它可以在办公室或实验室里设计出所需的专用集成电路,从而大大缩短了产品上市时间,降低了开发成本.此外,可编程逻辑器件还具有静态可重复编程和动态系统重构的特性,使得硬件的功能可以象软件一样通过编程来修改,这样就极大地提高了电子系统设计的灵活性和通用性.该设计完成了在一片可编程逻辑器件上开发简易计算机的设计任务,将单片机与单片机外围电路集成化,能够输入指令、执行指令、输出结果,具有在电子系统中应用的普遍意义,另外,也可以用于计算机组成原理的教学试验.该文第一章简要介绍了可编程ASIC和EDA技术的历史、现状、未来并对本课题作了简要陈述.第二章在芯片设计的两种输入法即原理图输入法和HDL输入法之间做出比较,决定选用HDL输入法.第三章描述了具体的设计过程和设计手段,首先将简易计算机划分为运算器、CPU控制器、存储器、键盘接口和显示接口以及系统控制器,然后再往下分为下层子模块.输入法的语言使用的是Verilog HDL,鉴于篇幅所限,源代码部分不在论文之中.第四章对设计的综合与实现做了总结,给出了时序仿真波形图.该文针对FPGA和RISC这两大课题,对RISC在FPGA上的实现进行了初浅的探索与尝试.从计算机体系结构入手,剖析了精简指令集计算机的原理,通过该设计的实践对ASIC和EDA的设计潜力有了更进一步的领悟.
上传时间： 2013-05-20
上传用户：hewenzhi
数字射频存储器(Digital Radio FreqlJencyr：Memory DRFM)具有对射频信号和微波信号的存储、处理及传输能力，已成为现代雷达系统的重要部件。现代雷达普遍采用了诸如脉冲压缩、相位编码等更为复杂的信号处理技术，DRFM由于具有处理这些相干波形的能力，被越来越广泛地应用于电子对抗领域作为射频频率源。目前，国内外对DRFM技术的研究还处于起步阶段，DRFM部件在采样率、采样精度及存储容量等方面，还不能满足现代雷达信号处理的要求。 本文介绍了DRFM的量化类型、基本组成及其工作原理，在现有的研究基础上提出了一种便于工程实现的设计方法，给出了基于现场可编程门阵列(Field Programmable Gate Array FPGA)实现的幅度量化DRFM设计方案。本方案的采样率为1 GHz、采样精度12位，具体实现是采用4个采样率为250 MHz的ADC并行交替等效时间采样以达到1 GHz的采样率。单通道内采用数字正交采样技术进行相干检波，用于保存信号复包络的所有信息。利用FPGA器件实现DRFM的控制器和多路采样数据缓冲器，采用硬件描述语言(Very High Speed}lardware Description Language VHDL)实现了DRFM电路的FPGA设计和功能仿真、时序分析。方案中采用了大量的低压差分信号(Low Voltage Differential Signaling LVDS)逻辑的芯片，从而大大降低了系统的功耗，提高了系统工作的可靠性。本文最后对采用的数字信号处理算法进行了仿真，仿真结果证明了设计方案的可行性。 本文提出的基于FPGA的多通道DRFM系统与基于专用FIFO存储器的DRFM相比，具有更高的性能指标和优越性。
上传时间： 2013-06-01
上传用户：lanwei
内部存储器负责计算机系统内部数据的中转、存储与读取，作为计算机系统中必不可少的三大件之一，它对计算机系统性能至关重要。内存可以说是CPU处理数据的“大仓库”，所有经过CPU处理的指令和数据都要经过内存传递到电脑其他配件上，因此内存性能的好坏，直接影响到系统的稳定性和运行性能。在当今的电子系统设计中，内存被使用得越来越多，并且对内存的要求越来越高。既要求内存读写速度尽可能的快、容量尽可能的大，同时由于竞争的加剧以及利润率的下降，人们希望在保持、甚至提高系统性能的同时也能降低内存产品的成本。面对这种趋势，设计和实现大容量高速读写的内存显得尤为重要。因此，近年来内存产品正经历着从小容量到大容量、从低速到高速的不断变化，从技术上也就有了从DRAM到SDRAM，再到DDR SDRAM及DDR2 SDRAM等的不断演进。和普通SDRAM的接口设计相比，DDR2 SDRAM存储器在获得大容量和高速率的同时，对存储器的接口设计也提出了更高的要求，其接口设计复杂度也大幅增加。一方面，由于I/O块中的资源是有限的，数据多路分解和时钟转换逻辑必须在FPGA核心逻辑中实现，设计者可能不得不对接口逻辑进行手工布线以确保临界时序。而另一方面，不得不处理好与DDR2接口有关的时序问题（包括温度和电压补偿）。要正确的实现DDR2接口需要非常细致的工作，并在提供设计灵活性的同时确保系统性能和可靠性。 本文对通过Xilinx的Spartan3 FPGA实现DDR2内存接口的设计与实现进行了详细阐述。通过Xilinx FPGA提供了I/O模块和逻辑资源，从而使接口设计变得更简单、更可靠。本设计中对I/O模块及其他逻辑在RTL代码中进行了配置、严整、执行，并正确连接到FPGA上，经过仔细仿真，然后在硬件中验证，以确保存储器接口系统的可靠性。
上传时间： 2013-06-08
上传用户：fairy0212
第一章 概述 1.1 AVR 单片机GCC 开发概述 1.2 一个简单的例子 1.3 用MAKEFILE 管理项目 1.4 开发环境的配置 1.5 实验板CA-M8 第二章 存储器操作编程 2.1 AVR 单片机存储器组织结构 2.2 I/O 寄存器操作 2.3 SRAM 内变量的使用 2.4 在程序中访问FLASH 程序存储器 2.5 EEPROM 数据存储器操作 2.6 avr-gcc 段结构与再定位 2.7 外部RAM 存储器操作 2.8 堆应用 第三章 GCC C 编译器的使用 3.1 编译基础 3.2 生成静态连接库 第四章 AVR 功能模块应用实验 4.1 中断服务程序 4.2 定时器/计数器应用 4.3 看门狗应用 4.4 UART 应用 4.5 PWM 功能编程 4.6 模拟比较器 4.7 A/D 转换模块编程 4.8 数码管显示程序设计 4.9 键盘程序设计 4.10 蜂鸣器控制 第五章 使用C 语言标准I/O 流调试程序 5.1 avr-libc 标准I/O 流描述 5.2 利用标准I/0 流调试程序 5.3 最小化的格式化的打印函数 第六章 CA-M8 上实现AT89S52 编程器的实现 6.1 编程原理 6.2 LuckyProg2004 概述 6.3 AT989S52 isp 功能简介 6.4 下位机程序设计 第七章 硬件TWI 端口编程 7.1 TWI 模块概述 7.2 主控模式操作实时时钟DS1307 7.3 两个Mega8 间的TWI 通信 第八章 BootLoader 功能应用 8.1 BootLoader 功能介绍 8.2 avr-libc 对BootLoader 的支持 8.3 BootLoader 应用实例 8.4 基于LuckyProg2004 的BootLoader 程序 第九章 汇编语言支持 9.1 C 代码中内联汇编程序 9.2 独立的汇编语言支持 9.3 C 与汇编混合编程 第十章 C++语言支持
上传时间： 2013-08-01
上传用户：飞翔的胸毛
·单片机外围器件实用手册存储器分册
上传时间： 2013-04-24
上传用户：xiehao13
华为_静态时序分析与逻辑设计，IC设计验证领域很有用
上传时间： 2013-07-28
上传用户：ljt101007
