加法器的VHDL代码，可以在很多地方直接应用
标签： VHDL 加法器 代码
上传时间： 2013-12-31
上传用户：恋天使569
实现功能： 1）具备整型数据、浮点型数据的算术（加、减、乘、除）运算功能。 依次输入第一个运算数、运算符（+，-，*，/）,第二个运算数，然后输出结果。 结果可以作为下一个运算的第一运算数。按‘C’清屏，按‘X’退出。 例如：输入：2 + 5 输出：7 2）实现单运算符表达式计算的功能。 输入的操作数可以包含整数或浮点数。如果遇到错误的表达式，应输出错误提示信息。 输入表达式如下： 例如：输入：2+5 输出：7
标签： 运算 整型数 数据 减
上传时间： 2013-12-12
上传用户：ynzfm
高效结构的多输入浮点乘法器在FPGA上的实现
标签： FPGA 输入 浮点 乘法器
上传时间： 2013-11-28
上传用户：sammi
Quartus2实现的四位进制并行加法器 用VHDL语言实现
标签： Quartus2 VHDL 进制 并行
上传时间： 2016-05-30
上传用户：yzhl1988
简单的加法器，让我们熟悉MFC环境下，对话框的编程，能让我们深入的了解开发的一般步骤
标签： 加法器
上传时间： 2016-06-04
上传用户：ve3344
一个计算器软件： 功能要求：必须实现加、减、乘、除、开根号、取余数等运算，要能支持连续运算
标签： 计算器 减 软件 运算
上传时间： 2016-06-14
上传用户：时代电子小智
在MAX+PLUS II环境下用VHDL编写的加法器
标签： PLUS VHDL MAX 环境
上传用户：zhangzhenyu
16位快速加法器verilong实现，很值得一看~
标签： verilong 加法器
上传时间： 2014-01-01
上传用户：zhouli
此程序为用VERLOG HDL编写的一个完整的3位加法器。
标签： VERLOG HDL 程序 加法器
上传时间： 2013-12-29
上传用户：498732662
1)安装sp2补丁. 2)安装中文语言包. 3)关闭除系统盘除外的系统还原 4)控制面板->区域和语言选项->区域选项 选择中国,位置:选择中国.高级选项卡 非unicode程序的语言选中国 5)系统属性->高级->性能->性能选项->视觉效果-> 选择性能最佳 高级:处理器计划 选择"后台程序" 内存使用 选择"程序" 6)在安全模式下替换tcpip.sys. 7)安装mcafee,必须安装update目录下的patch4的补丁,才能支持64bitWindows.
标签： unicode gt sp2 语言
上传时间： 2016-06-18
上传用户：xiaoxiang
