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分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这...

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altera FPGA PLL 分频器

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📅 2013-12-26 👤 shinesyh

PLL 锁相环

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📅 2016-05-12 👤 edisonfather

FPGA CPLD PLL 锁相环

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📅 2014-05-05 👤 时代将军

锁相环PLL原理与应用.rar

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📅 2013-07-12 👤 lijinchuan

PLL 锁相环

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