分频器
分频器，用于时钟信号的分频及倍频，供专业人事学习研究使用...
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用VERILOG HDL实现的任意 频率分频器源代码，是一个通用的程序...
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本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设 计，包括偶数分频、非 50％占空比和 50％占空比的奇数分频、半整数 （N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可 通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合，形成可使 ...
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数控分频器的设计数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。...
fredivn.vhd 偶数分频 fredivn1.vhd 奇数分频 frediv16.vhd 16分频 PULSE.vhd 数控分频器
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