PIC10F322是微芯公司的6引脚8位单片机，本文档是官方的数据手册。
上传时间： 2021-12-28
上传用户：1208020161
基于STM32F103ZET6单片机的最小系统，全部引脚已引出
标签： stm32f103zet6 最小系统
上传时间： 2021-12-29
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M.2的接口引脚定义，设计电路板的时候应该用的着
标签： pcie
上传时间： 2022-01-31
上传用户：jason_vip1
本说明书为USR-BLE103的嵌入式开发手册，有详细的引脚说明和功能说明，并附带例程以方便工程师进行相应的二次开发，适用于便携性医疗器械的无线传输
上传时间： 2022-02-12
上传用户：kingwide
瑞萨16位 MCU RL78 F13/F14 家族系列产品 用户手册，说明各型号引脚功能，处理器功能，内部功能模块结构，电气特性等，辅助用户硬件设计和软件开发
标签： Renesas RL78F13 RL78F14 单片机
上传时间： 2022-02-14
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LT3095MPUDD双通道低噪声偏置发生器的典型应用电路凌力尔特公司 (Linear Technology Corporation) 推出双通道 IC LT3095，该器件从单一输入提供两路非常低噪声、低纹波的偏置电源。每个通道都纳入了单片升压型 DC/DC 转换器，一个集成的超低噪声和高 PSRR (电源抑制比) 线性稳压器对该转换器进行了后置稳压。LT3095 在输出电压高达 20V 时提供高达 50mA 的连续输出电流，总纹波和噪声 <100µVP-P。该器件在 3V 至 20V 输入电压范围内工作，从而可与多种电源兼容。 LT3095 的固定频率、峰值电流模式升压型 DC/DC 转换器包括一个集成的 950mA 电源开关、肖特基二极管和内部频率补偿。开关频率在 450kHz 至 2MHz 内可通过单个电阻器编程，或可同步至一个外部时钟，因此允许使用纤巧的外部组件。结合紧凑的 3mm x 5mm QFN 封装，LT3095 可提供简单、占板面积紧凑、高效率的解决方案，适用于仪表放大器、RF 和数据转换系统、以及其他低噪声偏置应用。 LT3095 的线性稳压器运用凌力尔特专有的电流源基准架构，从而提供了很多优势，例如能够用单个电阻器设定输出电压，带宽、噪声、PSRR 和负载调节性能基本上不受输出电压影响。集成输出噪声 (在 10Hz 至 100kHz 带宽) 仅为 4µVRMS，而且在整个开关频率范围内 PSRR 超过70dB，从而使总的噪声和纹波 <100µVP-P。线性稳压器调节升压型转换器的输出电压，使其比线性稳压器输出电压高 2V，从而优化了功耗、瞬态响应和 PSRR 性能。为了提高系统可靠性，LT3095 提供短路和热保护，还为每个通道提供独立和精确的使能 / UVLO 门限。微功率工作时，两个 EN 引脚均被拉低。
标签： 噪声偏置发生器
上传时间： 2022-02-15
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JD6621是高度集成的USB供电（PD）控制器，支持USB PD 3.0 ，该USB PD 3.0 具有针对USB Type-C下游接口（源）设计的可编程电源（PPS）规范。它监视CC引脚以检测USB C型连接/分离。它能够提供3.3V至21V的输出电压。
上传时间： 2022-02-21
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该问题由某客户提出，发生在 STM32F072 器件上。据其软件工程师讲述：使用 STM32F0 系列的标准外设库中RTC_Tamper 的例程来进行修改，例程中配置的是当在RTC_TAMP1引脚检测到上升沿的时候，复位备份寄存器并产生中断；客户根据其实际应用将配置中的上升沿改成下降沿，以期待在检测到下降沿的时候，复位备份寄存器并产生中断。结果，客户发现经常是只要一开始跑程序，会产生中断，复位备份寄存器。使用示波器观察RTC_TAMP1 引脚，并没有发现下降沿波形。客户百思不得其解。
标签： stm32
上传时间： 2022-02-21
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飞凌嵌入式-LS1043A LS1046A核心板硬件设计手册第一章 NXP QorIQ LS104xA 简介 QorIQ® LS104xA 处理器是恩智浦面向嵌入式网络推出的一款四核 64 位 ARM®处理器。LS1023A (双 核版本)和 LS104xA (四核版本)可通过支持无风扇设计的灵活 I/O 封装，提供超过 10 Gbps 的性能。这款 SoC 是专为小规格网络和工业应用而设计的解决方案，针对经济型低端 PCB 进行了 BOM 优化，降低了 电源成本，采用了单时钟设计。全新 0.9V 版本的 LS104xA 和 LS1023A 能够面向无线 LAN 和以太网供电 系统提供额外的功耗节省。全新 23x23 封装方式，支持引脚兼容设计，可扩展至 LS1046A (四核 A72 处 理器)。QorIQ LS104xA 能够提升双核 32 位 ARM 产品的性能，并且延续了 QorIQ 系列一贯的 I/O 灵活性， 集成了 QUICC Engine®，继续提供对 HDLC、TDM 或 Profibus 的无缝支持。 FET104xA-C 核心板 CPU 采用的是 LS1043AXE8QQB 和 LS1046AXE8T1A。如下为 LS1043A 和 LS1046A 的应用处理框图：
标签： 嵌入式
上传时间： 2022-03-06
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FPGA开发全攻略(下册) 如何克服 FPGA I/O 引脚分配挑战 作者：Brian Jackson 产品营销经理Xilinx, Inc. brian.jackson@xilinx.com 对于需要在 PCB 板上使用大规模 FPGA 器件的设计人员来说，I/O 引脚分配是必须面对的众多挑战之一。 由于众多原因，许多设计人员发表为大型 FPGA 器件和高级 BGA 封装确定 I/O 引脚配置或布局方案越来越困难。 但是组合运用多种智能 I/O 规划工具，能够使引脚分配过程变得更轻松。 在 PCB 上定义 FPGA 器件的 I/O 引脚布局是一项艰巨的设计挑战，即可能帮助设计快速完成，也有可能造 成设计失败。 在此过程中必须平衡 FPGA 和 PCB 两方面的要求，同时还要并行完成两者的设计。 如果仅仅针 对 PCB 或 FPGA 进行引脚布局优化，那么可能在另一方面引起设计问题。 为了解引脚分配所引起的后果，需要以可视化形式显示出 PCB 布局和 FPGA 物理器件引脚，以及内部 FPGA I/O 点和相关资源。 不幸的是，到今天为止还没有单个工具或方法能够同时满足所有这些协同设计需求。 然而，可以结合不同的技术和策略来优化引脚规划流程并积极采用 Xilinx® PinAhead 技术等新协同设计工 具来发展出一套有效的引脚分配和布局方法。 赛灵思公司在 ISE™ 软件设计套件 10.1 版中包含了 PinAhead。 赛灵思公司开发了一种规则驱动的方法。首先根据 PCB 和 FPGA 设计要求定义一套初始引脚布局，这样利 用与最终版本非常接近的引脚布局设计小组就可以尽可能早地开始各自的设计流程。 如果在设计流程的后期由 于 PCB 布线或内部 FPGA 性能问题而需要进行调整，在采用这一方法晨这些问题通常也已经局部化了，只需要 在 PCB 或 FPGA 设计中进行很小的设计修改。
标签： FPGA开发全攻略
上传时间： 2022-03-28
上传用户：默默
