ASIC对产品成本和灵活性有一定的要求.基于MCU方式的ASIC具有较高的灵活性和较低的成本,然而抗干扰性和可靠性相对较低,运算速度也受到限制.常规ASIC的硬件具有速度优势和较高的可靠性及抗干扰能力,然而不是灵活性较差,就是成本较高.与传统硬件(CHW)相比,具有一定可配置特性的场可编程门阵列(FPGA)的出现,使建立在可再配置硬件基础上的进化硬件(EHW)成为智能硬件电路设计的一种新方法.作为进化算法和可编程器件技术相结合的产物,可重构FPGA的研究属于EHW的研究范畴,是研究EHW的一种具体的实现方法.论文认为面向分类的专用类可重构FPGA(ASR-FPGA)的研究,可使可重构电路粒度划分的针对性更强、设计更易实现.论文研究的可重构FPGA的BCH通讯纠错码进化电路是一类ASR-FPGA电路的具体方法,具有一定的实用价值.论文所做的工作主要包括:(1)BCH编译码电路的设计——求取实验用BCH码的生成多项式和校验多项式及其相应的矩阵并构造实验用BCH码;(2)建立基于可重构FPGA的基核——构造具有可重构特性的硬件功能单元,以此作为可重构BCH码电路的设计基础;(3)构造实现可重构BCH纠错码电路的方法——建立可重构纠错码硬件电路算法并进行实验验证;(4)在可重构纠错码电路基础上,构造进化硬件控制功能块的结构,完成各进化RLA控制模块的验证和实现.课题是将可重构BCH码的编译码电路的实现作为一类ASR-FPGA的研究目标,主要成果是根据可编程逻辑电路的特点,选择一种可编程树的电路模型,并将它作为可重构FPGA电路的基核T;通过对循环BCH纠错码的构造原理和电路结构的研究,将基核模型扩展为能满足纠错码电路需要的纠错码基本功能单元T;以T作为再划分的基本单元,对FPGA进行"格式化",使T规则排列在FPGA上,通过对T的控制端的不同配置来实现纠错码的各个功能单元;在可重构基核的基础上提出了纠错码重构电路的嵌套式GA理论模型,将嵌套式GA的染色体串作为进化硬件描述语言,通过转换为相应的VHDL语言描述以实现硬件电路;采用RLA模型的有限状态机FSM方式实现了可重构纠错码电路的EHW的各个控制功能块.在实验方面,利用Xilinx FPGA开发系统中的VHDL语言和电路图相结合的设计方法建立了循环纠错码基核单元的可重构模型,进行循环纠错BCH码的电路和功能仿真,在Xilinx公司的Virtex600E芯片进行了FPGA实现.课题在研究模型上选取的是比较基本的BCH纠错码电路,立足于解决基于可重构FPGA核的设计的基本问题.课题的研究成果及其总结的一套ASR-FPGA进化硬件电路的设计方法对实际的进化硬件设计具有一定的实际指导意义,提出的基于专用类基核FPGA电路结构的研究方法为新型进化硬件的器件结构的设计也可提供一种借鉴.
上传时间： 2013-07-01
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针对目前使用的RS232接口数字化B超键盘存在PC主机启动时不能设置BIOS，提出一种PS2键盘的设计方法。基于W78E052D单片机，采用8通道串行A/D转换器设计了8个TGC电位器信息采集电路，电位器位置信息以键盘扫描码序列形式发送，正交编码器信号通过XC9536XL转换为单片机可接收的中断信号，软件接收到中断信息后等效处理成按键。结果表明，在满足开机可设置BIOS同时，又可实现超声特有功能，不需要专门设计驱动程序，接口简单，成本低。 Abstract: Aiming at the problem of the digital ultrasonic diagnostic imaging system keyboard with RS232 interface currently used couldn?蒺t set the BIOS when the PC boot， this paper proposed a design method of PS2 keyboards. Based on W78E052D microcontroller，designed eight TGC potentiometers information acquisition circuit with 8-channel serial A/D converter， potentiometer position information sent out with keyboard scan code sequentially.The control circuit based on XC9536 CPLD is used for converting the mechanical actions of the encoders into the signals that can be identified by the MCU， software received interrupt information and equivalently treatmented as key. The results show that the BIOS can be set to meet the boot， ultrasound specific functionality can be achieved at the same time， it does not require specially designed driver，the interface is simple and low cost.
上传时间： 2013-10-10
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A) 实现虚拟存储B) 实现对文件的按名存取C) 实现对文件的按内容存取D) 实现对文件的 高速输入输出(17) 分页显示当前文件 ... A) 执行SPLIB B) 执行SPDOS C) 装载拼音模块D) 装载五笔字型输入模块(32) 在汉字输入状态下,按下Shift+a组合键后,输入了＿＿。
上传时间： 2013-12-23
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A.执行SPLIB B.执行SPDOS C.装载拼音模块D.装载五笔字型输入模块32.在汉字输入状态下， 按下Shift+A组合键后，输入了______＿。 ... A.按原代码方式B.按指定字体C.按标准方式D. 按分栏方式41.FoxBASE启动后，在圆点"."提示符下，执行命令文件MAIN.
上传时间： 2015-04-02
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用verilog设计密勒解码器 一、题目： 设计一个密勒解码器电路 二、输入信号： 1． DIN：输入数据 2． CLK：频率为2MHz的方波，占空比为50％ 3． RESET：复位信号，低有效 三、输入信号说明： 输入数据为串行改进密勒码，每个码元持续时间为8μs，即16个CLK时钟；数据流是由A、B、C三种信号组成； A：前8个时钟保持“1”，接着5个时钟变为“0”，最后3个时钟为“1”。 B：在整个码元持续时间内都没有出现“0”，即连续16个时钟保持“1”。 C：前5个时钟保持“0”，后面11个时钟保持“1”。 改进密勒码编码规则如下： 如果码元为逻辑“1”，用A信号表示。 如果码元为逻辑“0”，用B信号表示，但以下两种特例除外：如果出现两个以上连“0”，则从第二个“0”起用C信号表示；如果在“通信起始位”之后第一位就是“0”，则用C信号表示，以下类推； “通信起始位”，用C信号表示； “通信结束位”，用“0”及紧随其后的B信号表示。 “无数据”，用连续的B信号表示。
上传时间： 2013-12-02
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该系统是基于J2EE框架的一个B/S的网上书店电子商务系统。采用B/S模式为企业提供强大的电子商务平台。实现对企业供产销系统的全面信息监控，同时提高整个网上书店的信息系统的安全性。通过WEB服务器使客户通过浏览器与服务器进行信息沟通。通过JDBC技术实现与数据库的动态挂接，提供的信息的鲜度，采用MVC模式提供系统的灵活性和可移植性，实现对网上书店的信息系统的全局信息监控和分析。运用O/R Mapping理论，使用Mysql数据库。本系统主要采用四个层次：视图层、业务逻辑层、ORM层，数据库层。含商品发布及管理子系统、订单子系统合物流子系统、以及综合管理系统。
上传时间： 2015-11-01
上传用户：ryb
变量和相等问题的设计和实现将a、b、c、d、e、f这6个变量排成如图所示的 三角形，这6个变量分别取 1——6的整数，且均不相同。求使三角形三条边上的变量之和相等的全部解，如 3 6 2 1 4 5 为一个解。 程序引入变量a,b,c,d,e,f,并让它们分别取1——6的整数，在它们互不相等的 条件下， 测试由它们排成如图所示的三角形三条边上的变量之和是否相等，如相等即为一种满足要求的排列，把它们输出。当这些变量取尽所有的组合后，程序就可得到全部可能的解。
上传时间： 2015-11-04
上传用户：GavinNeko
第一章 有关数论的算法 1.1最大公约数与最小公倍数 1.2有关素数的算法 1.3方程ax+by=c的整数解及应用 1.4 求a^b mod n 第二章 高精度计算 2.1高精度加法 2.2高精度减法 2.3高精度乘法 2.4 高精度除法 练习 第三章 排列与组合 3.1加法原理与乘法原理 练习 3. 2 排列与组合的概念与计算公式 练习 3.3排列与组合的产生算法 练习 第四章 计算几何 4.1 基础知识 4.2 线段的相交判断 4.3寻找凸包算法 练习 第五章 其它数学知识及算法 5.1 鸽巢原理 5.2 容斥原理及应用 5.3 常见递推关系及应用
上传时间： 2016-01-05
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SX-CPLD/FPGA 数字逻辑电路设计实验仪 SX-CPLD/FPGA 数字逻辑电路设计实验仪 产品介绍 1.利用CPLD/FPGA 提供的软硬件开发环境学习最新逻辑IC 设计，以取代TTL/CMOS 复杂的硬件设计。 2.可使用电路绘图法、ABEL 语言、波形图和数字硬件描述语言法(VHDL/AHDL)来开发电路。 3.CPLD/ FPGA 提供引脚可任意设定,故作测试实验时不需要做硬件连接,可节省大量连线焊接时间,快速学习软硬件的运用。 4.CPLD/ FPGA 每一I/O Pin 皆有逻辑状态监视器，以便迅速了解每一引脚状态。 5.清楚标示每一管脚的脚位，易于观察和测量。 6.使用并口在开发系统下直接下载。 7.可在线将CPLD/ FPGA 程序到FLASH ROM，实验仪可独立运行，适合大学生EDA 电子竞赛。 8.可做8051 和CPLD/ FPGA 的组合电路实验。 9.适用于WINDOWS95/98/NT/2000/XP 操作系统。 10.数万门的现场可编程芯片让设计所思即所得。
上传时间： 2016-03-14
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简易数字频率计利用复杂可编程逻辑器件FPGA,VHDL编程将所有功能模块集成在一块芯片上。功能模块包括时基脉冲发生器、计数器、数据锁存器和显示电路4部分。设计时先分别设计各功能模块，并调试得到正确仿真结果，然后将各个功能模块组合起来。最后作整体仿真、下载，得到实物。由于采用纯数字硬件设计制作，稳定性、可靠性远远高于使用单片机或模拟方式实现的系统，外围电路简单。该数字频率计达到预期要求，实现了可变量程测量，测量范围0.1Hz—9999MHz，精度可达0.1Hz。
上传时间： 2016-03-20
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