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纸张计数

  • 单向链表的升序建立

    单向链表的升序建立,降序建立,删除,插入,计数,清空(输入是以文件的形式,请下载者自行写输入文件并与此程序放在同一个文件夹下.)

    标签:

    上传时间: 2014-01-12

    上传用户:问题问题

  • 一 :排序n个元素

    一 :排序n个元素,元素为随机生成的长为1~16的字符串,n的取值为2k(k取4、6、8、10、12、16、18、20),排序算法分别为直接插入排序, 冒泡排序,堆排序,归并排序,快速排序,比较各种排序在不同输入下的运行时间. 二:排序n个元素,元素为随机生成的1~10000的正整数,n的取值为2k(k取4、6、8、10、12、16、18、20),排序算法分别为直接插入排序,快速排序,基数排序,计数排序,比较各种排序在不同输入下的运行时间.

    标签: 排序 元素

    上传时间: 2016-02-07

    上传用户:dsgkjgkjg

  • 用单片机实现了数字钟

    用单片机实现了数字钟,在其中有键盘,显示器,终端技术,中断计数定时

    标签: 用单片机 数字

    上传时间: 2014-01-18

    上传用户:JIUSHICHEN

  • 利用一块芯片完成除时钟源、按键、扬声器和显示器(数码管)之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短(设计过程中即可实现时序仿真)、调试

    利用一块芯片完成除时钟源、按键、扬声器和显示器(数码管)之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短(设计过程中即可实现时序仿真)、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式(原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计)实现数字钟的设计、下载和调试。 一、 功能说明 已完成功能 1. 完成秒/分/时的依次显示并正确计数; 2. 秒/分/时各段个位满10正确进位,秒/分能做到满60向前进位; 3. 定时闹钟:实现整点报时,又扬声器发出报时声音; 4. 时间设置,也就是手动调时功能:当认为时钟不准确时,可以分别对分/时钟进行调整; 5. 利用多余两位数码管完成秒表显示:A、精度达10ms;B、可以清零;C、完成暂停 可以随时记时、暂停后记录数据。 待改进功能: 1. 闹钟只是整点报时,不能手动设置报时时间,遗憾之一; 2. 秒表不能向秒进位,也就是最多只能记时100ms; 3. 秒表暂停记录数据后不能在原有基础上继续计时,而是复位重新开始。 【注意】秒表为后来添加功能,所以有很多功能不成熟!

    标签: CPLD VHDL 芯片 时钟源

    上传时间: 2014-01-02

    上传用户:LIKE

  • 把R、L、C转换成频率信号f

    把R、L、C转换成频率信号f,转换的原理分别是RC振荡电路和LC电容三点式振荡电路。单片机计数得出被测频率,由该频率计算出各个参数值,数据处理后,送显示。

    标签: 转换成 频率信号

    上传时间: 2016-03-04

    上传用户:小眼睛LSL

  • 微机课的全部实验

    微机课的全部实验,包括交通灯模拟,计数期模拟,中断设置

    标签: 微机 实验

    上传时间: 2016-03-10

    上传用户:cursor

  • 这是一个在ms-dos下在屏幕右上角显示时钟的程序。 程序实现了BISO功能调用读取实时时钟

    这是一个在ms-dos下在屏幕右上角显示时钟的程序。 程序实现了BISO功能调用读取实时时钟,并把程序 驻留内存,利用1CH中断实现电子钟计数。 本程序在masm 5.0下汇编通过,并且在ms-dos下 运行良好,实现了内存驻留,在dos做其他操作, 屏幕右上方始终显示一个绿色时间。

    标签: ms-dos BISO 程序 屏幕

    上传时间: 2016-03-12

    上传用户:宋桃子

  • 这是我上汇编实验课做的三个实验程序

    这是我上汇编实验课做的三个实验程序,功能可以是输入一个小写字母显示对应的大写字母,还有输入一串字符串,识别并且计数其不同类字符的个数

    标签: 实验 汇编 程序

    上传时间: 2016-03-12

    上传用户:lx9076

  • 基于vhdl的6进制计数器模块

    基于vhdl的6进制计数器模块,实现0-5计数

    标签: vhdl 进制计数器 模块

    上传时间: 2016-03-12

    上传用户:hebmuljb

  • 基于vhdl的10进制计数器模块

    基于vhdl的10进制计数器模块,实现0-9计数

    标签: vhdl 进制计数器 模块

    上传时间: 2013-12-31

    上传用户:hxy200501