verilog格式的除法器，试过了，很好用，再也不要为触发器发愁了
上传时间： 2017-04-12
上传用户：Divine
是Nios II處理器下客製化指令的一個32位元浮點數除法器，可將兩IEEE 754格式的值進行相除
上传时间： 2014-01-21
上传用户：star_in_rain
restoring除法器设计 经典算法了，可以仿真通过
上传时间： 2014-01-21
上传用户：aysyzxzm
除法器的设计本文所采用的除法原理是：对于八位无符号被除数A，先对A转换成高八位是0低八位是A的数C，在时钟脉冲的每个上升沿C 向左移动一位，最后一位补零，同时判断C的高八位是否大于除数B，如是则C的高八位减去B，同时进行移位操作，将C的第二位置1。否则，继续移位操作。经过八个周期后，所得到的C的高八位为余数，第八位为商。从图(1)可清楚地看出此除法器的工作原理。此除法器主要包括比较器、减法器、移位器、控制器等模块。
上传时间： 2017-07-20
上传用户：redmoons
基于FPGA单精度浮点除法器的实现，有一些源代码，仅供参考。
上传时间： 2017-09-12
上传用户：希酱大魔王
Altera的FPGA，设计的硬件除法器
上传时间： 2017-03-13
上传用户：lhw888
信立诚科技主推低成本高性价比HC32F030F8TA-LQFP32可替换STM32F030K6T6，HC32F030F8TA比STM32F030K6T6单片机多集成了硬件除法器、蜂鸣器、电压比较器和低电压检测，独立PWM比STM32F030C8T6更丰富，12 位 1Msps 采样的高速高精度 SARADC，内置运放，可比ST单片机能测量到外部更微弱信号。HC32F030F8TA防静电可达8KV，比ST的防静电能力更强。
标签： MCU
上传时间： 2022-07-01
上传用户：qingfengchizhu
cpu设计中关于加法器，乘法器，除法器设计的ppt，希望对硬件学习的人有帮助
上传时间： 2016-02-09
上传用户：671145514
“计算机组成原理”是计算机专业的一门核心课程。传统的计算机组成原理实验是在指令格式、寻址方式、运算器、控制器、存储器等都相对固定的情况下进行，学生主要进行功能实现和验证，缺少自主设计和创新过程。 为改变这种状况，须更新现有的计算机组成原理实验系统。采用FPGA芯片作为载体，使用EDA开发工具，用硬件描述语言实现不同的硬件逻辑，再与硬件的输入输出接口线路相连，最终组成一台可用于组成实验教学的完整计算机系统。这期间学生将掌握组成原理实验系统的各个部件的功能及其相互之间如何协作。本实验系统能够让学生完成有关计算机组成原理的部件实验和整机实验：部件实验包括加法器、乘法器、除法器、算术逻辑运算单元、控制器、存储器等；整机实验可以独立实现各部件的功能描述。该系统能够帮助学生巩固课堂知识并增强设计能力。 为实现上述目的，依据EDA技术的开发流程和方法，建立了一个完整的体系，其中包括控制模块、内存模块、运算器模块、通用寄存器组及其控制部件、程序计数器、地址寄存器、指令寄存器、时序部件、数据控制部件、状态值控制部件，以及为帮学生调试而专门设计的输出观察部件。在Quartus Ⅱ开发环境下，使用Altera公司FPGA芯片，采用VHDL，语言设计并实现了上述模块。经过仿真测试，所实现的各功能模块作为独立部件时能完成各自功能：而将这些部件组合起来的整机系统，可以执行程序段和进行各种运算处理，达到了设计要求。
上传时间： 2013-06-01
上传用户：hebmuljb
本课题首先研究了常规的RS译码器的算法，确定在关键方程的计算中采用一种新改进的BM算法，然后提出了基于复数基的有限域快速并行乘法器和利用幂指数相减进行除法计算的有限域除法器，通过这些优化方法提高了RS译码器的速度，减少了译码延时和硬件资源使用，最后利用VHDL硬件描述语言在FPGA上实现了流水线处理的RS(255,223)译码器。 本课题实现的RS(255,223)硬件译码器的性能在国内具有领先水平，对我国以后航天项目高速数据传输系统的设计有着很大的意义。
上传时间： 2013-06-29
上传用户：gokk
