大型risc处理器设计源代码,这是书中的代码 基于流水线的risc cpu设计
上传时间： 2014-12-05
上传用户：myworkpost
关于FPGA流水线设计的论文 This work investigates the use of very deep pipelines for implementing circuits in FPGAs, where each pipeline stage is limited to a single FPGA logic element (LE). The architecture and VHDL design of a parameterized integer array multiplier is presented and also an IEEE 754 compliant 32-bit floating-point multiplier. We show how to write VHDL cells that implement such approach, and how the array multiplier architecture was adapted. Synthesis and simulation were performed for Altera Apex20KE devices, although the VHDL code should be portable to other devices. For this family, a 16 bit integer multiplier achieves a frequency of 266MHz, while the floating point unit reaches 235MHz, performing 235 MFLOPS in an FPGA. Additional cells are inserted to synchronize data, what imposes significant area penalties. This and other considerations to apply the technique in real designs are also addressed.
标签： investigates implementing pipelines circuits
上传时间： 2015-07-26
上传用户：CHINA526
LCD C 文件请看看是否合适、请给我加分 第一次上传文件
上传时间： 2014-12-03
上传用户：924484786
有关于des的加解密算法的实现..是用java语言来编写的。.
上传时间： 2013-12-27
上传用户：jichenxi0730
在TMS320C5402开发板下的MP3的HPI加载程序
上传时间： 2013-12-26
上传用户：fanboynet
本tkyc使用Quick VxD 生成了一个动态加载的“Hello world”VxD框架，并通过一个WIN32应用程序完成VxD的加载和卸载。在应用程序中，制作２个按钮，一个用于加载VxD,另一个用于卸载VxD。在VxD被动态加载时，VxD会输出数据流“Hello world!”以及“动态加载dynamic.vxd成功”；在VxD被卸载时，VxD会输出数据流“动态卸载dynamic.vxd成功”。
上传时间： 2014-01-05
上传用户：CHENKAI
一个用VHDL语言编写的全加器，是数字电路EDA设计的一个例子，可能不太特别，但是应该可以用一下的。
上传时间： 2014-10-29
上传用户：ayfeixiao
java中的一个手工写出的,表格代码,初学者可以看一下,没有的属性可以自己加
上传时间： 2014-01-04
上传用户：fanboynet
简单地分数运算,实现分数地加减乘除运算!
上传时间： 2015-08-07
上传用户：清风冷雨
词法分析,里面有一个bug,")"后面不能跟其他符号,但是这个更像是自己作的,程序很简单,我自己做了大修改,加了很多注释
上传时间： 2013-12-23
上传用户：yyyyyyyyyy
