PCB设计要点 一.PCB工艺限制 1）线 一般情况下，线与线之间和线与焊盘之间的距离大于等于13mil，实际应用中，条件允许时应考虑加大距离；布线密度较高时，可考虑但不建议采用IC脚间走两根线，线的宽度为10mil，线间距不小于10mil。特殊情况下，当器件管脚较密，宽度较窄时，可按适当减小线宽和线间距。 2）焊盘 焊盘与过渡孔的基本要求是：盘的直径比孔的直径要大于0.6mm；例如，通用插脚式电阻、电容和集成电路等，采用盘/孔尺寸 1.6mm/0.8mm（63mil/32mil），插座、插针和二极管1N4007等，采用1.8mm/1.0mm（71mil/39mil）。实际应用中，应根据实际元件的尺寸来定，有条件时，可适当加大焊盘尺寸；PCB板上设计的元件安装孔径应比元件管脚的实际尺寸大0.2～0.4mm左右。 3）过孔 一般为1.27mm/0.7mm(50mil/28mil)；当布线密度较高时，过孔尺寸可适当减小，但不宜过小，可考虑采用1.0mm/0.6mm(40mil/24mil)。 二.网表的作用 网表是连接电气原理图和PCB板的桥梁。是对电气原理图中各元件之间电气连接的定义，是从图形化的原理图中提炼出来的元件连接网络的文字表达形式。在PCB制作中加载网络表，可以自动得到与原理图中完全相
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上传时间： 2013-10-11
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Xilinx可编程逻辑器件的高级应用与设计技巧 作者：孙航；出版社：电子工业出版社 内容简介：介绍了Xilinx器件的结构和特性；以及ISE及其辅助设计工具，嵌入式处理器的原理与设计，高速串行接口设计等内容。是一本比较全面介绍最新Xilinx器件和软件发展的书籍。
上传时间： 2013-11-12
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深入剖析赛灵思（Xilinx）All Programmable三大创新器件:赛灵思在 28nm 节点上推出的多种新技术为客户带来了重大的超前价值，并使赛灵思领先竞争对手整整一代。赛灵思并不是简单地将现有的 FPGA 架构迁移到新的技术节点上，而是力求引领多种 FPGA 创新，并率先推出了 All Programmable 3D IC 和 SoC。 今天推出的 All Programmable 产品采用了各种形式的可编程技术，包括可编程硬件和软件、数字信号和模拟混合信号（AMS）、单晶片和多片 3D IC 方案（图 1）。有了这些全新的 All Programmable 器件，设计团队就能进一步提升可编程系统的集成度，提高整体系统性能，降低 BOM 成本，并以更快的速度向市场推出更具创新性的智能产品。
标签： Programmable Xilinx All 赛灵思
上传时间： 2013-10-29
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Proteus7.10专业版+Proteus7.8（破解 +汉化 )
上传时间： 2013-12-05
上传用户：zhenyushaw
HDB3(High Density Bipolar三阶高密度双极性)码是在AMI码的基础上改进的一种双极性归零码，它除具有AMI码功率谱中无直流分量，可进行差错自检等优点外，还克服了AMI码当信息中出现连“0”码时定时提取困难的缺点，而且HDB3码频谱能量主要集中在基波频率以下，占用频带较窄，是ITU-TG.703推荐的PCM基群、二次群和三次群的数字传输接口码型,因此HDB3码的编解码就显得极为重要了[1]。目前，HDB3码主要由专用集成电路及相应匹配的外围中小规模集成芯片来实现，但集成程度不高，特别是位同步提取非常复杂，不易实现。随着可编程器件的发展，这一难题得到了很好地解决。
上传时间： 2013-11-01
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Verilog_HDL的基本语法详解（夏宇闻版）:Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种： 系统级（system）：用高级语言结构实现设计模块的外部性能的模型。 算法级（algorithm）：用高级语言结构实现设计算法的模型。 RTL级（Register Transfer Level）：描述数据在寄存器之间流动和如何处理这些数据的模型。 门级（gate-level）：描述逻辑门以及逻辑门之间的连接的模型。 开关级（switch-level）：描述器件中三极管和储存节点以及它们之间连接的模型。 一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。这种行为描述语言具有以下功能： · 可描述顺序执行或并行执行的程序结构。 · 用延迟表达式或事件表达式来明确地控制过程的启动时间。 · 通过命名的事件来触发其它过程里的激活行为或停止行为。 · 提供了条件、if-else、case、循环程序结构。 · 提供了可带参数且非零延续时间的任务（task）程序结构。 · 提供了可定义新的操作符的函数结构（function）。 · 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 · Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。因其结构化的特点又使它具有以下功能： - 提供了完整的一套组合型原语（primitive）; - 提供了双向通路和电阻器件的原语; - 可建立MOS器件的电荷分享和电荷衰减动态模型。 Verilog HDL的构造性语句可以精确地建立信号的模型。这是因为在Verilog HDL中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。 Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似。如果读者已经掌握C语言编程的基础，那么学习Verilog HDL并不困难，我们只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面我们将对Verilog HDL中的基本语法逐一加以介绍。
标签： Verilog_HDL
上传时间： 2014-12-04
上传用户：cppersonal
Arduino教程_Arduino图形化编程软件_ArduBlock
标签： Arduino ArduBlock 教程 图形化编程
上传时间： 2013-12-03
上传用户：变形金刚
Protel99SE是应用于Windows9X/2000/NT操作系统下的EDA设计软件，采用设计库管理模式，可以进行联网设计，具有很强的数据交换能力和开放性及3D模拟功能，是一个32位的设计软件，可以完成电路原理图设计，印制电路板设计和可编程逻辑器件设计等工作，可以设计32个信号层，16个电源--地层和16个机加工层。 安装步骤：第一大步:安装99SE主程序 运行目录中的 Setup.exe 注册码:Y7ZP-5QQG-ZWSF-K858 第二大步:安装99SE补丁程序 运行“第二大步Protel99SP6b补丁”目录中的 protel99seservicepack6.exe 第三大步:共分5小步。安装：汉化菜单、汉字模块、国标元件、国标模版、CAD转换 运行“第三大步Protel99汉化”目录中的 中的各个目录中的SETUP.BAT即可,详见“第三大步Protel99汉化”目录中的安装说明。 里面包含Protel99se完美破解版、Protel99se介绍、利用Protel99SE设计PCB基础教程、Protel99se教程 解压密码：www.pp51.com
上传时间： 2014-01-16
上传用户：李哈哈哈
Multisim_11.0详细的_安装+汉化+破解_全过程
上传时间： 2013-11-10
上传用户：zsjinju
数字幅频均衡功率放大器设计
上传时间： 2013-10-31
上传用户：gdgzhym
