里面是一个FIR滤波器的设计报告 里面有具体的 代码 等等 加法器 乘法器 见发起 等等 承平
上传时间： 2014-01-10
上传用户：iswlkje
高效结构的多输入浮点乘法器在FPGA上的实现
上传时间： 2013-11-28
上传用户：sammi
Description Calculate a+b Input Two integer a,b (0<=a,b<=101000) Output Output a + b Sample Input 5 7 Sample Output 12
标签： Description Calculate integer 101000
上传时间： 2014-01-25
上传用户：tonyshao
八位乘法器VHDL语言实现。使用的工具的ISE7.1，实现八乘八的位相乘。
上传时间： 2014-01-17
上传用户：13517191407
用VHDL语言编写的一个乘法器校程序 是基于BOOTH算法的
上传时间： 2016-07-02
上传用户：iswlkje
booth乘法器： 16*16有符号乘法器，Booth编码，简单阵列，Ripple Carry Adder
上传时间： 2014-01-16
上传用户：努力努力再努力
脉动乘法器：一个GF(2m)域上的Digit-Serial 脉动结构（Systolic）的乘法器
标签： Digit-Serial Systolic 脉动 乘法器
上传时间： 2014-11-24
上传用户：youth25
8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。 3． ultiplier_unit_4 这个模块是用来实现部分积的，每一个模块实现一个部分积的4位，因此一个部分积需要4个这个模块来实现。总共需要12个这样的模块。 4．Multiplier_full_add 这是一位的全加器，在实现部分积相加的时候，通过全加器的阵列来实现的。
标签： ultipler_quick_add booth 乘法器 测试
上传时间： 2016-07-12
上传用户：zhaiye
16*16有符号乘法器的 编码方式：Booth编码， 拓扑结构：简单阵列 加法器：Ripple Carry Adder
上传时间： 2014-01-13
上传用户：com1com2
移位相加8位硬件乘法器电路设计 乘法器是数字系统中的基本逻辑器件，在很多应用中都会出现如各种滤波器的设计、矩阵的运算等。本实验设计一个通用的8位乘法器。
上传时间： 2016-07-27
上传用户：牛津鞋
