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verilog分频器~时钟为50hmz,波特率采用9600bps~
实时视频跟踪源码,CV++.NET编程环境
时域频域基本概念,从网页上下下来的,初学者可以先
输入一个高频时钟,输出一个频率可设置的周期信号的verlog模块,在系统设计时很方便
VERILOG实现无分频时钟,包括测试文件,经过验证可用
利用希尔伯特变换得到常见数字调制信号的时频图。
该文档为FPGA中的分频与延时讲解文档,是一份还算不错的参考文档,感兴趣的可以下载看看,,,,,,,,,,,,,,,,,
matlab时频分析
最新matlab时频工具箱,对处理时频信号必不可少
篮球比赛秒表程序,可以用于各种比赛的计时,和游戏使用 ,短小精悍
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