ATmega的闹钟源码.适合初学者学习AVR的时钟,计数器,中断模块,及数码管控制.
上传时间: 2016-04-24
上传用户:ecooo
FIFO(先进先出队列)通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。本FIFO的实现是利用 双口RAM 和读写地址产生模块来实现的.FIFO的接口信号包括异步的写时钟(wr_clk)和读时钟(rd_clk)、 与写时钟同步的写有效(wren)和写数据(wr_data) 、与读时钟同步的读有效(rden)和读数据(rd_data) 为了实现正确的读写和避免FIFO的上溢或下溢,给出与读时钟和写时钟分别同步的FIFO的空标志(empty)和 满标志(full)以禁止读写操作。
上传时间: 2014-01-24
上传用户:赵云兴
iar开发环境 msp430单片机的一些示例程序 有adc flash lcd timer 键盘 看门狗 时钟 通讯模块等等的程序
上传时间: 2013-12-31
上传用户:日光微澜
时钟和复位模块的仿真程序设计,用Modelsim仿真
上传时间: 2013-12-20
上传用户:ls530720646
单片机驱动74LS164/74HC164的一个示例 74HC164是串入并出的数据移位模块,在其时钟端(CK)每送入一个时钟 脉冲,则其当前的数据线(DT)状态即被移位至输出端输出,164的数据 在时钟上升沿被锁存,输出由A向H依次移位
上传时间: 2016-07-05
上传用户:英雄
用单片机里的SPI接口莱显式时钟和日历的模块程序
上传时间: 2013-12-26
上传用户:zhuoying119
采用VHDL语言设计一个4通道的数据采集控制模块。系统的功能描述如下: 1.系统主时钟为100 MHz。 2.数据为16位-数据线上连续2次00FF后数据传输开始。 3.系统内部总线宽度为8位。 4.共有4个通道(ch1、ch2、ch3、ch4),每个通道配备100 Bytes的RAM,当存满数据后停止数据采集并且相应通道的状态位产生报警信号。 5.数据分为8位串行输出,输出时钟由外部数据读取电路给出。 6.具备显示模块驱动功能。由SEL信号设置显示的通道,DISPLAY信号启动所选通道RAM中数值的显示过程。数值顺次显示一遍后显示结束,可以重新设定SEL的值选择下一个通道。模块数据线为8位,显示器件为4个8段LED。 7.数据采集模式如下:单通道采集(由SEL信号选择通道),多通道顺次采集(当前通道采满后转入下一通道),多通道并行采集(每通道依次采集一个数据)。模式由控制信号MODE选择,采集数据的总个数由NUM_COLLECT给出。 8.数据采集过程中不能读取,数据读取过程中不能采集
上传时间: 2013-12-24
上传用户:zycidjl
2812设计源码 ADC 模块编程必须首先设置时钟
上传时间: 2014-01-05
上传用户:变形金刚
33个毕业设计——单片机类(水箱单片机控制系统 数字密码锁设计 电子时钟 基于GSM短信模块的家庭防盗报警系统……)
上传时间: 2017-03-31
上传用户:tianjinfan
异步FIFO是用来适配不同时钟域之间的相位差和频率飘移的重要模块。本文设计的异步FIFO采用了格雷(GRAY)变换技术和双端口RAM实现了不同时钟域之间的数据无损传输。该结构利用了GRAY变换的特点,使得整个系统可靠性高和抗干扰能力强,系统可以工作在读写时钟频率漂移达到正负300PPM的恶劣环境。并且由于采用了模块化结构,使得系统具有良好的可扩充性。
上传时间: 2017-05-26
上传用户:xinzhch