1 （1） 过程监控原则，以实现实时状态数据监测； （2） 手自动切换无扰原则； （3） 满足远程控制和参数整定； （4） 时钟同步和心跳检测功能； （5） 满足周期召唤和状态变位主动上送； （6） 满足历史数据召唤； （7） 提供数据点表和通讯方式； （8） 数据传输链路包括PLC通讯链路和上位机通讯链路方式； （9） 具备RJ45以太网通信接口供集中管控系统接入，支持Modbus TCP(作为从站)或者OPC Server通讯协议； 业务数据通过Web Service或者数据库中间表方式进行数据交互。如采用Web Service方式（远光共创作为服务端），双方公布API接口供对方调用，接口方式为报文接口方式，数据报文以XML进行描述；如采用数据库中间表方式，则由第三方提供数据库中间表；
标签： 汽车采制业务对接
上传时间： 2016-01-18
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正交频分复用(OFDM)技术以其频谱利用率高、抗多径和脉冲噪声、在高效带宽利用率情况下的高速传输能力、根据信道条件对子载波进行灵活调制及功率分配的能力，并成为第四代移动通信的关键技术之一。本课程论文主要涉及了OFDM系统中的FFT/IFFT、时钟同步、循环前缀、频偏估计、峰平比等关键技术。压缩包中有完整代码且有word文档
上传时间： 2018-12-20
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华为FPGA设计规范 VERILOG约束 编程规范时序分析等全套资料:FPGA技巧Xilinx.pdfHuaWei Verilog 约束.rarSynplify工具使用指南(华为文档)[1].rar.rarVerilog HDL 华为入门教程.rarVerilog典型电路设计 华为.rar一种将异步时钟域转换成同步时钟域的方法.pdf华为coding style.rar华为FPGA设计流程指南.doc华为FPGA设计规范.rar华为VHDL设计风格和实现.rar华为专利：一种快速无毛刺的时钟倒换方法.rar华为专利：华为小数分频.rar华为以太网时钟同步技术_时钟透传技术白皮书.rar华为硬件工程师手册目前最全版本.rar华为面经.doc华为面经.rar静态时序分析与逻辑...pdf
上传时间： 2021-11-05
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工业生产和科学研究过程中，流量测量必不可少，由于超声波流量计可以将超声换能器火装在管道外面进行非接触测量，无需中断管道，设计和安装方便，并且满足大部分工业生产的精度要求，近年来得到了广泛应用.本设计采用了多脉冲时差法测量技术，增强了系统的抗干扰性，改善了测量效果。系统的硬件部分以MSP430F155为控制核心，选用了高精度时间数字转换器TDC-GPI和复杂可编程逻辑器件spl.S11032等芯片.充分发挥了ispL.S1032的在系统可编程性，设计了超声波退耦合脉冲定时器、抗干扰滤波器、数字单稳态触发器等电路，实现了多脉冲的时间差测量，进一步提高了硬件抗干扰性，并且完成了系统时钟同步和电平转换的任务。通过芯片内部的门电路传播时延实现系统传播时间的测量，可以达到较高的测量精度，与传统的通过高速数字计数器测时的方式相比，有很大的优势，可以在较低的频率下完成电路的设计，避免了高频电路设计中所带来的更繁杂的电磁兼容等方面的问题。软件设计是基于嵌入式实时操作系统Small RTOS 430的实现.Small RTOS 430是由IC/OS-I和Small RTOS 51经过改写和移植而来，最大限度的减少了操作系统本身的代码量和所需的内存空间，整个软件系统以任务为单位，任务的实现相互独立，简化了软件的开发过程，缩短了开发周期，增强了系统的可靠性本文设计的时差法超声波流量计，采用了TDC-GPI测量传播时间差，保证了较高的测量精度；使用ispLS1032完成了多脉冲情况下时间差的确定和超声波退耦合脉冲定时器、抗干扰滤波器等硬件抗干扰电路，改善了超声波流量计的测量效果.
标签： 超声波流量计
上传时间： 2022-06-21
上传用户：得之我幸78
华为硬件工程师手册目前最全版本（159页) -2019-11-13 16:37 华为大规模逻辑电路设计指导书 -2019-11-13 16:37 华为同步电路设计规范（密码：openfree） -2019-11-13 16:37 华为以太网时钟同步技术_时钟透传技术白皮书 -2019-11-13 16:37 华为专利——一种将异步时钟域转换成同步时钟域的方法 -2019-11-13 16:37 华为coding style -2019-11-13 16:37 华为VHDL设计风格和实现 -2019-11-13 16:37 华为FPGA设计规范.doc 131KB2019-11-13 16:37 华为FPGA设计流程指南 -2019-11-13 16:37 Verilog典型电路设计 华为.pdf 310KB2019-11-13 16:37 Verilog HDL 华为入门教程.pdf 281KB2019-11-13 16:37 Synplify工具使用指南(华为文档)[1].rar___20074616444853030 -2019-11-13 16:37 HuaWei Verilog 约束.pdf 111KB2019-11-13 16:37 FPGA设计高级技巧 Xilinx篇.pdf 2.9M2019-11-13 16:37 静态时序分析与逻辑[1] -2019-11-13 16:37 华为面经
标签： 模
上传时间： 2013-05-24
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FPGA异步时钟设计中的同步策略，需要
上传时间： 2013-08-23
上传用户：540750247
基于FPGA的新型数据位同步时钟提取(CDR)实现方法
上传时间： 2013-08-28
上传用户：huyahui
使用时钟PLL的源同步系统时序分析一）回顾源同步时序计算Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup TimeHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time下面解释以上公式中各参数的意义：Etch Delay：与常说的飞行时间(Flight Time)意义相同，其值并不是从仿真直接得到，而是通过仿真结果的后处理得来。请看下面图示：图一为实际电路，激励源从输出端，经过互连到达接收端，传输延时如图示Rmin，Rmax，Fmin，Fmax。图二为对应输出端的测试负载电路，测试负载延时如图示Rising，Falling。通过这两组值就可以计算得到Etch Delay 的最大和最小值。
上传时间： 2013-11-05
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Gps.setupcom() 初始化Gps.setsystime() 对时GPSTD-2000型GPS卫星同步时钟 山东三鑫科技集团 烟台开发区三鑫电子通讯工程有限公司
标签： setsystime Gps setupcom GPSTD
上传时间： 2015-03-12
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一个运用japplet制作的时钟代码；时钟显示的是服务器的同步时钟
上传时间： 2014-08-15
上传用户：xyipie
