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dds信号发生器程序设计，框图，基于CPLD控制的DDS数字频率合成器设计...

📅 2013-08-30

CPLD/FPGA设计中的时钟应用讲解及其实例...

📅 2013-09-01

基于CPLD的多功能信号发生器设计.PDF...

📅 2013-09-02

采用MaxPlusII写的一个小时钟程序，也是供初学参考。呵呵。注///版主，开发环境里面没有MaxPlusII....

📅 2013-09-02

基于CPLD的FSK信号发生器的设计.PDF...

📅 2013-09-03

这是一个用MAX+PLUSII开发FPGA（1K30器件）开发的李沙育图形发生器（硬件描述语言部分）。...

📅 2013-09-03

波特率发生器的设计，这里是实现上述功能的VHDL源程序，供大家学习和讨论。\r\n...

📅 2013-09-04

大型设计中FPGA的多时钟设计策略,很详细的描述了在FPGA设计中时钟设计的方法...

📅 2013-09-04

无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操\r\n作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将\r\n导致错误的行为，并且...

📅 2013-09-04

C语言编写的时钟程序在VC中可实现的源代码...

📅 2013-09-11

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