Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。
上传时间： 2015-07-18
上传用户：yulg
实现同一个时钟输入,可以实现多分频,在一个时钟的驱动下
上传时间： 2014-01-17
上传用户：evil
verilog分频器～时钟为50hmz，波特率采用9600bps～
上传时间： 2013-12-27
上传用户：lwwhust
如何给时钟倍频或者分频，以及altera提供的IP核使用方法
上传时间： 2016-01-13
上传用户：jing911003
实现任意小数分频的VHDL源代码,我自己写的,仿真结果是正确的,希望对大家有用!我是打算将400M的时钟分为57.344M
上传时间： 2016-03-26
上传用户：372825274
技术分频器。把时钟分为奇数个，好像我做出来是个通用的。
上传时间： 2014-01-20
上传用户：515414293
74LS393和Intel8253中断应用 采用74LS393对实验箱中8MHz时钟进行分频处理，从中获得低于2MHz的时钟信号￠，并将时钟信号￠输入给Intel8253的某通道C。要求通道C的输出信号作为Intel8259的可屏蔽中断请求IRQ2，使得中央处理器每隔2秒钟中断一次，中断程序将中断次数采用二进制方式在8个发光二极管中显示出来
上传时间： 2013-12-11
上传用户：jackgao
16c54四位LED时钟显示程序 使用4M晶振TMR0滪分频为1：16 TMRO的循环时间为4.096MS 244次为一秒
上传时间： 2013-12-04
上传用户：ggwz258
VHDL产生时钟50分频程序，供初学者参考
上传时间： 2016-11-09
上传用户：watch100
可以对输入时钟任意分频(整数或小数),带Quartus II 完整项目文件.
上传时间： 2016-11-20
上传用户：妄想演绎师
