基于CPLD的FSK信号发生器的设计.PDF
标签： CPLD FSK 信号发生器
上传时间： 2013-09-03
上传用户：zhuyibin
大型设计中FPGA的多时钟设计策略,很详细的描述了在FPGA设计中时钟设计的方法
标签： FPGA 大型 多时钟 策略
上传时间： 2013-09-04
上传用户：妄想演绎师
差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。
标签： Differential Allegro Signal 差分信号
上传用户：jennyzai
交通灯信号的ｆｐｇａ实现。通过ｖｅｒｉｌｏｇ语言编程，在ｆｐｇａ上调试通过。
标签： Verilog FPGA 交通灯 信号
上传用户：xwd2010
无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操\r\n作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将\r\n导致错误的行为，并且调试困难、花销很大。 在设计PLD/FPGA时通常采用几种时钟类型。时钟可\r\n分为如下四种类型：全局时钟、门控时钟、多级逻辑时钟和波动式时钟。多时钟系统能够包括上\r\n述四种时钟类型的任意组合。
标签： FPGA PLD 时钟
上传用户：yelong0614
一种基于TMS320C6416和FPGA的实时雷达信号模拟器设计
标签： C6416 320C 6416 FPGA
上传时间： 2013-09-06
上传用户：d815185728
1、 利用FLEX10的片内RAM资源，根据DDS原理，设计产生正弦信号的各功能模块和顶层原理图； 2、 利用实验板上的TLC7259转换器，将1中得到的正弦信号，通过D/A转换，通过ME5534滤波后在示波器上观察； 3、 输出波形要求： 在输入时钟频率为16KHz时，输出正弦波分辨率达到1Hz； 在输入时钟频率为4MHz时，输出正弦波分辨率达到256Hz； 4、 通过RS232C通信，实现FPGA和PC机之间串行通信，从而实现用PC机改变频率控制字，实现对输出正弦波频率的控制。
标签： FPGA PC机 串行通信 输出
上传用户：zhuimenghuadie
C语言编写的时钟程序 在VC中可实现的源代码
标签： C语言 编写 时钟程序 源代码
上传时间： 2013-09-11
上传用户：zjwangyichao
VB上位机程序控制DS1302时钟的proteus仿真
标签： proteus 1302 DS 上位机
上传时间： 2013-09-24
上传用户：tdyoung
电子时钟的单片机设计，led 数码管显示等用portues的仿真，AD、DA转换。计算器的仿真
标签： 电子时钟 单片机设计
上传用户：feifei0302
