用B\S结构搞的一个酒店管理系统 大家看看行了 不要说我菜
上传时间： 2016-10-29
上传用户：asdkin
中文名称为：硬件描述语言 Verilog（第四版）。讲解verilog HDL的经典图书。Thomas和Moorby编著，内容涵盖了:行为建模、并发进程、逻辑级建模、高级时序、逻辑综合、行为综合等方面的内容。通读此书后，不需要再读其他的verilog书籍。
标签： Verilog verilog Thomas Moorby
上传时间： 2014-01-07
上传用户：pompey
这个连接池是直接从JIVE中取出来的，进行了一下修改，使得连接参数直接在程序中设定而不是从属性文件中读取。 [b]用法：[/b] 先设定自己的连接参数，在DbConnectionDefaultPool.java文件的loadProperties方法中。注意你也需要设定连接池的log文件的存放位置。
上传时间： 2016-11-21
上传用户：TF2015
光速已经太慢了，当前大规模生产的普通数字电路要求时序控制达到皮秒的范围。光 从人的鼻子传输到耳朵所需要的时间大概为 100ps（在 100ps的时间里，光将传输 1.2 英寸）。这样级别的时序控制不但要维持在硅芯片里，而且还必须在级别更大的系统板上实现，比如一个计算机的主板。在这些系统中，将器件互连的导体不应再被看作一根简单的导线，而是呈现了高频效应的传输线。如果这些传输线没有被合理的设计，他们将在不经意间毁灭系统时序。有些数字设计（并非全部）的复杂程度已经达到甚至超过了模拟电路设计。数字技术经历了令人瞩目的空前发展。确实，在技术公司的市场部存在着这样的信条：如果让市场来告诉你公众需要什么，那已经太迟了！
标签： 光速
上传时间： 2013-12-17
上传用户：sjyy1001
电话呼入模型——模拟泊松过程，验证其增量平稳性和独立性。
上传时间： 2016-12-03
上传用户：cuibaigao
个人原创，已经测试通过。功能：完成串行数据与RS232格式数据的收发转换，ST16C450+串并双向转换兼收发时序产生功能，优点：省去了传统的ST16C450需要CPU干预的缺点，简化设计， 纯硬件自动转换，缺点：忽略各种异常报警，适用于误码测试时使用（传输错误由误码测试功能模块完成检测）。
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上传时间： 2016-12-05
上传用户：笨小孩
微机8255并行口硬件实验 8255A的A口作为输入口，与逻辑电平开关相连。8255A的B口作为输出口，与发光二极管相连。编写程序，使得逻辑电平开关的变化在发光二极管上显示出来。
上传时间： 2014-01-18
上传用户：zhaoq123
1、库存数量报警 2、总体界面的友好性 3、如果时间允许，系统结构和库结构全面改版，尤其是数据库的设计 多表，动态表，关联表的方法实现系统设计和数据库设计。 4、用户界面的友好性和操作提示信息的设置
上传时间： 2016-12-15
上传用户：变形金刚
此次设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时叙电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法.
标签： 数字
上传时间： 2014-02-25
上传用户：frank1234
这是一个贝塞尔曲线生成的程序，有二次和三次贝塞尔曲线，并且和B样曲线组合的图形
标签： 程序
上传时间： 2016-12-28
上传用户：qweqweqwe
