采用UART做LIN总线的主节点应用:本应用例使用SPMC75F2313A和通用LIN Bus收发器TJA1020（或ATA6661）实现LIN（Local Interconnect Network）是低成本的汽车网络的传输。1.2 LIN Bus规范LIN 是低成本网络中的汽车通讯协议标准，LIN（Local Interconnect Network）是低成本的汽车网络，它是现有多种汽车网络在功能上的补充由于能够提高质量、降低成本，LIN 将是在汽车中使用汽车分级网络的启动因素。LIN 的标准化将简化多种现存的多点解决方案且将降低在汽车电子领域中的开发生产服务和后勤成本。LIN 标准包括传输协议规范、传输媒体规范、开发工具接口规范和用于软件编程的接口LIN在硬件和软件上保证了网络节点的互操作性并有可预测EMC的功能。
上传时间： 2013-10-15
上传用户：AISINI005
PC机之间串口通信的实现一、实验目的 １．熟悉微机接口实验装置的结构和使用方法。 ２．掌握通信接口芯片8251和8250的功能和使用方法。 ３．学会串行通信程序的编制方法。 二、实验内容与要求 １．基本要求主机接收开关量输入的数据（二进制或十六进制），从键盘上按“传输”键（可自行定义），就将该数据通过8251A传输出去。终端接收后在显示器上显示数据。具体操作说明如下：（１）出现提示信息“start with R in the board!”，通过调整乒乓开关的状态，设置8位数据；（２）在小键盘上按“R”键，系统将此时乒乓开关的状态读入计算机I中，并显示出来，同时显示经串行通讯后，计算机II接收到的数据；（３）完成后，系统提示“do you want to send another data? Y/N”，根据用户需要，在键盘按下“Y”键，则重复步骤（1），进行另一数据的通讯；在键盘按除“Y”键外的任意键，将退出本程序。２．提高要求 能够进行出错处理，例如采用奇偶校验，出错重传或者采用接收方回传和发送方确认来保证发送和接收正确。 三、设计报告要求 １．设计目的和内容 ２．总体设计 ３．硬件设计：原理图（接线图）及简要说明 ４．软件设计框图及程序清单５．设计结果和体会（包括遇到的问题及解决的方法） 四、8251A通用串行输入/输出接口芯片由于CPU与接口之间按并行方式传输，接口与外设之间按串行方式传输，因此，在串行接口中，必须要有“接收移位寄存器”（串→并）和“发送移位寄存器”（并→串）。能够完成上述“串←→并”转换功能的电路，通常称为“通用异步收发器”（UART：Universal Asynchronous Receiver and Transmitter）,典型的芯片有：Intel 8250/8251。8251A异步工作方式：如果8251A编程为异步方式，在需要发送字符时，必须首先设置TXEN和CTS#为有效状态，TXEN(Transmitter Enable)是允许发送信号，是命令寄存器中的一位；CTS#(Clear To Send)是由外设发来的对CPU请求发送信号的响应信号。然后就开始发送过程。在发送时，每当CPU送往发送缓冲器一个字符，发送器自动为这个字符加上1个起始位，并且按照编程要求加上奇／偶校验位以及1个、1.5个或者2个停止位。串行数据以起始位开始，接着是最低有效数据位，最高有效位的后面是奇／偶校验位，然后是停止位。按位发送的数据是以发送时钟TXC的下降沿同步的，也就是说这些数据总是在发送时钟TXC的下降沿从8251A发出。数据传输的波特率取决于编程时指定的波特率因子，为发送器时钟频率的1、1/16或1/64。当波特率指定为16时，数据传输的波特率就是发送器时钟频率的1/16。CPU通过数据总线将数据送到8251A的数据输出缓冲寄存器以后，再传输到发送缓冲器，经移位寄存器移位，将并行数据变为串行数据，从TxD端送往外部设备。在8251A接收字符时，命令寄存器的接收允许位RxE(Receiver Enable)必须为1。8251A通过检测RxD引脚上的低电平来准备接收字符，在没有字符传送时RxD端为高电平。8251A不断地检测RxD引脚，从RxD端上检测到低电平以后，便认为是串行数据的起始位，并且启动接收控制电路中的一个计数器来进行计数，计数器的频率等于接收器时钟频率。计数器是作为接收器采样定时，当计数到相当于半个数位的传输时间时再次对RxD端进行采样，如果仍为低电平，则确认该数位是一个有效的起始位。若传输一个字符需要16个时钟，那么就是要在计数8个时钟后采样到低电平。之后，8251A每隔一个数位的传输时间对RxD端采样一次，依次确定串行数据位的值。串行数据位顺序进入接收移位寄存器，通过校验并除去停止位，变成并行数据以后通过内部数据总线送入接收缓冲器，此时发出有效状态的RxRDY信号通知CPU，通知CPU8251A已经收到一个有效的数据。一个字符对应的数据可以是5～8位。如果一个字符对应的数据不到8位，8251A会在移位转换成并行数据的时候，自动把他们的高位补成0。 五、系统总体设计方案根据系统设计的要求，对系统设计的总体方案进行论证分析如下：1．获取8位开关量可使用实验台上的8255A可编程并行接口芯片，因为只要获取8位数据量，只需使用基本输入和8位数据线，所以将8255A工作在方式0，PA0-PA7接实验台上的8位开关量。2．当使用串口进行数据传送时，虽然同步通信速度远远高于异步通信，可达500kbit/s，但由于其需要有一个时钟来实现发送端和接收端之间的同步，硬件电路复杂，通常计算机之间的通信只采用异步通信。3．由于8251A本身没有时钟，需要外部提供，所以本设计中使用实验台上的8253芯片的计数器2来实现。4：显示和键盘输入均使用DOS功能调用来实现。设计思路框图，如下图所示： 六、硬件设计硬件电路主要分为8位开关量数据获取电路，串行通信数据发送电路，串行通信数据接收电路三个部分。1．8位开关量数据获取电路该电路主要是利用8255并行接口读取8位乒乓开关的数据。此次设计在获取8位开关数据量时采用8255令其工作在方式0，A口输入8位数据，CS#接实验台上CS1口，对应端口为280H-283H，PA0-PA7接8个开关。2．串行通信电路串行通信电路本设计中8253主要为8251充当频率发生器，接线如下图所示。
上传时间： 2013-12-19
上传用户：小火车啦啦啦
Xilinx UltraScale™ 架构针对要求最严苛的应用，提供了前所未有的ASIC级的系统级集成和容量。 UltraScale架构是业界首次在All Programmable架构中应用最先进的ASIC架构优化。该架构能从20nm平面FET结构扩展至16nm鳍式FET晶体管技术甚至更高的技术，同 时还能从单芯片扩展到3D IC。借助Xilinx Vivado®设计套件的分析型协同优化，UltraScale架构可以提供海量数据的路由功能，同时还能智能地解决先进工艺节点上的头号系统性能瓶颈。 这种协同设计可以在不降低性能的前提下达到实现超过90%的利用率。 UltraScale架构的突破包括： • 几乎可以在晶片的任何位置战略性地布置类似于ASIC的系统时钟，从而将时钟歪斜降低达50% • 系统架构中有大量并行总线，无需再使用会造成时延的流水线，从而可提高系统速度和容量 • 甚至在要求资源利用率达到90%及以上的系统中，也能消除潜在的时序收敛问题和互连瓶颈 • 可凭借3D IC集成能力构建更大型器件，并在工艺技术方面领先当前行业标准整整一代 • 能在更低的系统功耗预算范围内显著提高系统性能，包括多Gb串行收发器、I/O以及存储器带宽 • 显著增强DSP与包处理性能 赛灵思UltraScale架构为超大容量解决方案设计人员开启了一个全新的领域。
标签： UltraScale Xilinx 架构
上传时间： 2013-11-17
上传用户：皇族传媒
Arria V系列 FPGA芯片基本描述 （1）28nm FPGA，在成本、功耗和性能上达到均衡； （2）包括低功耗6G和10G串行收发器； （3）总功耗比6G Arria II FPGA低40%； （4）丰富的硬核IP模块，提高了集成度 （5）目前市场上支持10.3125Gbps收发器技术、功耗最低的中端FPGA。
上传时间： 2013-10-26
上传用户：wsq921779565
本白皮书介绍 Stratix V FPGA 是怎样帮助用户提高带宽同时保持其成本和功耗预算不变。在工艺方法基础上，Altera 利用 FPGA 创新技术超越了摩尔定律，满足更大的带宽要求，以及成本和功耗预算。Altera Stratix ® V FPGA 通过 28-Gbps 高功效收发器突破了带宽限制，支持用户使用嵌入式 HardCopy ®模块将更多的设计集成到单片FPGA中，部分重新配置功能还提高了灵活性。
上传时间： 2013-10-30
上传用户：luke5347
摘要：本文简要介绍了Xilinx最新的EDK9.1i和ISE9.1i等工具的设计使用流程，最终在采用65nm工艺级别的Xilinx Virtex-5 开发板ML505 上同时设计实现了支持TCP/IP 协议的10M/100M/1000M 的三态以太网和千兆光以太网的SOPC 系统,并对涉及的关键技术进行了说明。关键词：FPGA；EDK；SOPC；嵌入式开发；EMAC；MicroBlaze 本研究采用业界最新的Xilinx 65ns工艺级别的Virtex-5LXT FPGA 高级开发平台，满足了对于建造具有更高性能、更高密度、更低功耗和更低成本的可编程片上系统的需求。Virtex-5以太网媒体接入控制器(EMAC)模块提供了专用的以太网功能，它和10/100/1000Base-T外部物理层芯片或RocketIOGTP收发器、SelectIO技术相结合，能够分别实现10M/100M/1000M的三态以太网和千兆光以太网的SOPC 系统。
上传时间： 2013-10-14
上传用户：sun_pro12580
摘 要:介绍了FPGA最新一代器件Virtex25上的高速串行收发器RocketIO。基于ML505开发平台构建了一个高速串行数据传输系统,重点说明了该系统采用RocketIO实现1. 25Gbp s高速串行传输的设计方案。实现并验证了采用FPGA完成千兆串行传输的功能目标,为后续采用FPGA实现各种高速协议奠定了良好的基础。关键词: FPGA;高速串行传输; RocketIO; GTP 在数字系统互连设计中,高速串行I/O技术取代传统的并行I/O技术成为当前发展的趋势。与传统并行I/O技术相比,串行方案提供了更大的带宽、更远的距离、更低的成本和更高的扩展能力,克服了并行I/O设计存在的缺陷。在实际设计应用中,采用现场可编程门阵列( FPGA)实现高速串行接口是一种性价比较高的技术途径。
上传时间： 2013-11-22
上传用户：lingzhichao
应用51单片机为控制核心结合其他的器件设计了一种能连接于CAN总线上的智能节点。通过单片机控制CAN总线控制器SJA1000，并进一步通过CAN总线收发器PCA82C250，实现该智能节点与CAN总线的通信。此外通过对MCS-51单片机的I/O进行相应的扩展，使该智能节点具有了8输入和8输出的控制端口。最终完成该智能节点并通过实际测试，验证了其实用性。
上传时间： 2014-01-14
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为了提高CPU模块之间的点对点通信速率，通过对以太网控制器MAC的研究，设计出一种点对点高速通信控制器。该控制器是基于媒体无关接口MII和以太网收发器的点对点高速通信控制器。利用VHDL语言编写该控制器的相关代码，使用MAXPLUSⅡ对该控制器的数据发送和数据接收进行仿真，并在实验室样机上进行实现。仿真结果和实验结果表明这种点对点高速通信控制器的设计方法是可行的。
上传时间： 2013-11-09
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MARVELL 公司的 Integrated 10/100/1000Mbps Energy Efficient Ethernet Transceiver.
上传时间： 2014-12-29
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