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数字电路<b>逻辑设计</b>

  • CPLD数字电路设计硬件描述语言一例

    CPLD数字电路设计硬件描述语言一例+一本经典教材,入门专用

    标签: CPLD 数字 电路设计 硬件描述语言

    上传时间: 2013-09-04

    上传用户:as275944189

  • 高速数字电路设计-华为

    高速数字电路设计,实用

    标签: 高速数字 电路设计 华为

    上传时间: 2013-10-10

    上传用户:kelimu

  • 数字电路设计中部分常见问题解析

    借助一个双向计时器的设计电路,以举例的形式对数字电路设计中3个方面的常见问题进行了较为详尽地分析,并提出了一些见解,即针对控制设计方面在分析了其实质要求的基础上提出解决问题的关键是选取合适的输入控制信号和正确列出真值表或状态表,针对时序方面通过比较同步和异步的特点并指出可采用同步的“分频”和异步的“级联”完成设计,而针对引脚方面则解析了一般芯片中几个特殊引脚并准确阐述了其所蕴含的不容易被理解的概念。

    标签: 数字 电路设计

    上传时间: 2013-11-11

    上传用户:bnfm

  • 华为《高速数字电路设计教材》

    华为《高速数字电路设计教材》

    标签: 华为 高速数字电路 设计教材

    上传时间: 2014-12-23

    上传用户:frank1234

  • 数字电路医院呼叫系统的设计

    数字电路课程设计

    标签: 数字电路 医院呼叫系统

    上传时间: 2013-11-02

    上传用户:daijun20803

  • 如何用单片机设计数字电路的资料

    是说有关如何用单片机设计数字电路的资料

    标签: 用单片机 数字电路

    上传时间: 2013-10-19

    上传用户:xinzhch

  • 基于FPGA数字电压表的设计报告

    基于FPGA数字电压表的设计   EDA是电子设计自动化(Electronic Design Automation)的缩写,在20世纪60年代中期从计算机辅助设计(CAD)、计算机辅助制造(CAM)、计算机辅助测试(CAT)和计算机辅助工程(CAE)的概念发展而来的。 EDA技术就是以计算机为工具,设计者在EDA软件平台上,用硬件描述语言VHDL完成设计文件,然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真,直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。本电压表的电路设计正是用VHDL语言完成的 。此次设计采用的是Altera公司 的Quartus II 7.0软件。本次设计的参考电压为2.5V,精度为0.01V。此电压表的设计特点为通过软件编程下载到硬件实现,设计周期短,开发效率高。

    标签: FPGA 数字电压表 报告

    上传时间: 2013-11-24

    上传用户:无聊来刷下

  • 汽车门锁控制电路分析与设计

    汽车门锁控制的目的是为了防止驾驶员将钥匙忘在车内而专门设计的控制电路。其主要由各开关输入信号和若干个数字电路中常用的基本门电路组合而成。该设计的实质是组合逻辑门电路在汽车数字电路中的综合应用。本文分析了各种情况下车门锁控制电路的工作过程,并运用学习的数字门电路知识对汽车门锁控制电路进行设计。

    标签: 汽车门锁 控制 电路分析

    上传时间: 2013-10-23

    上传用户:时代将军

  • 基于FPGA数字电压表的设计报告

    基于FPGA数字电压表的设计   EDA是电子设计自动化(Electronic Design Automation)的缩写,在20世纪60年代中期从计算机辅助设计(CAD)、计算机辅助制造(CAM)、计算机辅助测试(CAT)和计算机辅助工程(CAE)的概念发展而来的。 EDA技术就是以计算机为工具,设计者在EDA软件平台上,用硬件描述语言VHDL完成设计文件,然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真,直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。本电压表的电路设计正是用VHDL语言完成的 。此次设计采用的是Altera公司 的Quartus II 7.0软件。本次设计的参考电压为2.5V,精度为0.01V。此电压表的设计特点为通过软件编程下载到硬件实现,设计周期短,开发效率高。

    标签: FPGA 数字电压表 报告

    上传时间: 2013-10-22

    上传用户:Shaikh

  • 基于CPLD的VHDL语言数字钟(含秒表)设计

    利用一块芯片完成除时钟源、按键、扬声器和显示器(数码管)之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短(设计过程中即可实现时序仿真)、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式(原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计)实现数字钟的设计、下载和调试。

    标签: CPLD VHDL 语言 数字

    上传时间: 2013-10-24

    上传用户:古谷仁美