由数字电路组成的，包括抢答、计时、报警电路
上传时间： 2014-12-23
上传用户：songyue1991
基于数字电路的数字钟制作 74LS160；74LS48；555定时器
上传时间： 2013-11-25
上传用户：胡萝卜酱
借助一个双向计时器的设计电路，以举例的形式对数字电路设计中3个方面的常见问题进行了较为详尽地分析，并提出了一些见解，即针对控制设计方面在分析了其实质要求的基础上提出解决问题的关键是选取合适的输入控制信号和正确列出真值表或状态表，针对时序方面通过比较同步和异步的特点并指出可采用同步的“分频”和异步的“级联”完成设计，而针对引脚方面则解析了一般芯片中几个特殊引脚并准确阐述了其所蕴含的不容易被理解的概念。
上传时间： 2013-11-11
上传用户：bnfm
采用Verilog HDL设计,在掌宇智能开发板上得到实现 根据抢答器的原理，整个电路可划分为三部分：采样电路、门控电路和译码电路
上传时间： 2013-12-21
上传用户：zgu489
设计一个可容纳四组参赛的数字式抢答器，每组设一个按钮供抢答使用。抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用；设置一个主持人“复位”按钮，主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，用指示灯显示抢答组别，扬声器发出2—3s的音响。 设置犯规电路，对提前抢答和超时答题(例如3min)的组别鸣笛示警，并由组别显示电路显示出犯规组别。 设置一个计分电路，每组开始预置10分，由主持人记分，答对一次加1分，答错一次减1分。
上传时间： 2015-05-16
上传用户：cursor
在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号是最重要的信号之一。 下面我们介绍分频器的 VHDL 描述，在源代码中完成对时钟信号 CLK 的 2 分频， 4 分频， 8 分频， 16 分频。 这也是最简单的分频电路，只需要一个计数器即可。
标签： 数字电路
上传时间： 2015-08-25
上传用户：wangchong
设计一个智力竞赛抢答器，可同时供8名选手或8个代表队参加比赛，他们的编号分别是0、1、2、3、4、5、6、7，各用一个抢答按钮，按钮的编号与选手的编号相对应，分别是So、S1、S2、S3、S4、S5、S6、S7。 ② 给节目主持人设置一个控制开关，用来控制系统的清零(编号显示数码管灭灯)和抢答的开始。 ③ 抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编号，同时蜂鸣器给出音响提示。此外，要封锁输入电路，禁止其他选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。 • 扩展功能
上传时间： 2016-04-27
上传用户：sdq_123
PLD设计的定时抢答器报告，有电路原理图，做硬件的朋友可以看看，EPROM7128S的
上传时间： 2016-06-05
上传用户：love_stanford
l、设计用于竞赛的四人抢答器，功能如下： (1) 有多路抢答器，台数为四； (2) 具有抢答开始后20秒倒计时，20秒倒计时后无人抢答显示超时，并报警； (3) 能显示超前抢答台号并显示犯规警报； (4) 能显示各路得分，并具有加、减分功能； 2、系统复位后进入抢答状态，当有一路抢答键按下时，该路抢答信号将其余各路抢答封锁，同时铃声响，直至该路按键松开，显示牌显示该路抢答台号。 3、用VHDL语言设计符合上述功能要求的四人抢答器，并用层次设计方法设计该电路
上传时间： 2014-11-17
上传用户：ynwbosss
用verilog编写的抢答器，当主持人宣布“开始比赛”，系统初始化，选手进入“抢答状态”。当某一选手首先按下抢答开关时，相应的指示灯亮，此时抢答器不再接受其他输入信号。电路具有累计分控制（分别用４个４位选手的积分——十六进制数），由主持人控制“加分”。“加分”加分完毕，开始下一轮抢答。电路还可以设有回答问题时间控制。
上传时间： 2014-01-16
上传用户：佳期如梦
