数字锁相环设计，深入了解锁相环设计，对于想要了解锁相环内部机理的朋友是很有帮助的
标签： 数字锁相环
上传时间： 2017-04-08
上传用户：784533221
数字锁相环(DPLL)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用。与传统的模拟电路实现的PLL相比，DPLL具有精度高、不受温度和电压影响、环路带宽和中心频率编程可调、易于构建高阶锁相环等优点。
标签： DPLL PLL 数字锁相环 数字通信
上传时间： 2013-12-18
上传用户：libenshu01
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上； 顶层文件是PLL.GDF
标签： Q5 数据 PLL 输入
上传时间： 2017-07-24
上传用户：璇珠官人
介绍了一种采用N 先于M 环路滤波器的全数字锁相环的设计实现。这种全数字锁 相环采用了N 先于M 环路滤波器，可以达到滤除噪声干扰的目的。文中讲述了这种全数字锁相环的结构和工作原理，提出了各单元电路的设计和实现方法，并给出了关键部件的VHDI 代码，最后用FPGA 予以实现。
标签： 环路滤波器 全数字 锁相环 设计实现
上传时间： 2017-08-18
上传用户：love_stanford
全数字锁相环（adpll)的部分源程序代码，是其中最重要的部分。
标签： adpll 全数字 代码 锁相环
上传时间： 2017-09-03
上传用户：liansi
锁相技术相关专辑 38册 209M数字锁相环原理与应用.pdf
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上传时间： 2014-05-05
上传用户：时代将军
锁相技术相关专辑 38册 209M用数字锁相环电路实现高精度宽范围频率控制.pdf
该文档为基于FPGA的数字锁相环的研究与实现总结文档，是一份很不错的参考资料，具有较高参考价值，感兴趣的可以下载看看………………
标签： fpga
上传时间： 2022-04-27
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该文档为基于DSP Builder的带宽自适应全数字锁相环的设计与实现总结文档，是一份很不错的参考资料，具有较高参考价值，感兴趣的可以下载看看………………
标签： dsp
上传时间： 2022-05-01
采用用verilog语言编写的全数字锁相环的源代码，适合感兴趣的学习者学习，可以提高自己的能力，大家可以多交流哈
标签： verilog
上传时间： 2022-05-22
