Verilog_HDL的基本语法详解（夏宇闻版）:Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种： 系统级（system）：用高级语言结构实现设计模块的外部性能的模型。 算法级（algorithm）：用高级语言结构实现设计算法的模型。 RTL级（Register Transfer Level）：描述数据在寄存器之间流动和如何处理这些数据的模型。 门级（gate-level）：描述逻辑门以及逻辑门之间的连接的模型。 开关级（switch-level）：描述器件中三极管和储存节点以及它们之间连接的模型。 一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。这种行为描述语言具有以下功能： · 可描述顺序执行或并行执行的程序结构。 · 用延迟表达式或事件表达式来明确地控制过程的启动时间。 · 通过命名的事件来触发其它过程里的激活行为或停止行为。 · 提供了条件、if-else、case、循环程序结构。 · 提供了可带参数且非零延续时间的任务（task）程序结构。 · 提供了可定义新的操作符的函数结构（function）。 · 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 · Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。因其结构化的特点又使它具有以下功能： - 提供了完整的一套组合型原语（primitive）; - 提供了双向通路和电阻器件的原语; - 可建立MOS器件的电荷分享和电荷衰减动态模型。 Verilog HDL的构造性语句可以精确地建立信号的模型。这是因为在Verilog HDL中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。 Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似。如果读者已经掌握C语言编程的基础，那么学习Verilog HDL并不困难，我们只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面我们将对Verilog HDL中的基本语法逐一加以介绍。
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上传时间： 2014-12-04
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通用阵列逻辑GAL实现基本门电路的设计 一、实验目的 1.了解GAL22V10的结构及其应用； 2.掌握GAL器件的设计原则和一般格式； 3.学会使用VHDL语言进行可编程逻辑器件的逻辑设计； 4.掌握通用阵列逻辑GAL的编程、下载、验证功能的全部过程。 二、实验原理 1. 通用阵列逻辑GAL22V10 通用阵列逻辑GAL是由可编程的与阵列、固定（不可编程）的或阵列和输出逻辑宏单元（OLMC）三部分构成。GAL芯片必须借助GAL的开发软件和硬件，对其编程写入后，才能使GAL芯片具有预期的逻辑功能。GAL22V10有10个I/O口、12个输入口、10个寄存器单元，最高频率为超过100MHz。 ispGAL22V10器件就是把流行的GAL22V10与ISP技术结合起来，在功能和结构上与GAL22V10完全相同，并沿用了GAL22V10器件的标准28脚PLCC封装。ispGAl22V10的传输时延低于7.5ns，系统速度高达100MHz以上，因而非常适用于高速图形处理和高速总线管理。由于它每个输出单元平均能够容纳12个乘积项，最多的单元可达16个乘积项，因而更为适用大型状态机、状态控制及数据处理、通讯工程、测量仪器等领域。ispGAL22V10的功能框图及引脚图分别见图1-1和1-2所示。 另外，采用ispGAL22V10来实现诸如地址译码器之类的基本逻辑功能是非常容易的。为实现在系统编程，每片ispGAL22V10需要有四个在系统编程引脚，它们是串行数据输入(SDI)，方式选择(MODE)、串行输出(SDO)和串行时钟(SCLK)。这四个ISP控制信号巧妙地利用28脚PLCC封装GAL22V10的四个空脚，从而使得两种器件的引脚相互兼容。在系统编程电源为+5V，无需外接编程高压。每片ispGAL22V10可以保证一万次在系统编程。 ispGAL22V10的内部结构图如图1-3所示。 2.编译、下载源文件 用VHDL语言编写的源程序，是不能直接对芯片编程下载的，必须经过计算机软件对其进行编译，综合等最终形成PLD器件的熔断丝文件(通常叫做JEDEC文件，简称为JED文件)。通过相应的软件及编程电缆再将JED数据文件写入到GAL芯片，这样GAL芯片就具有用户所需要的逻辑功能。 3.工具软件ispLEVER简介 ispLEVER 是Lattice 公司新推出的一套EDA软件。设计输入可采用原理图、硬件描述语言、混合输入三种方式。能对所设计的数字电子系统进行功能仿真和时序仿真。编译器是此软件的核心，能进行逻辑优化，将逻辑映射到器件中去，自动完成布局与布线并生成编程所需要的熔丝图文件。软件中的Constraints Editor工具允许经由一个图形用户接口选择I/O设置和引脚分配。软件包含Synolicity公司的“Synplify”综合工具和Lattice的ispVM器件编程工具，ispLEVER软件提供给开发者一个简单而有力的工具。
上传时间： 2013-11-17
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第二部分：DRAM 内存模块的设计技术..............................................................143第一章 SDR 和DDR 内存的比较..........................................................................143第二章 内存模块的叠层设计.............................................................................145第三章 内存模块的时序要求.............................................................................1493.1 无缓冲（Unbuffered）内存模块的时序分析.......................................1493.2 带寄存器（Registered）的内存模块时序分析...................................154第四章 内存模块信号设计.................................................................................1594.1 时钟信号的设计.......................................................................................1594.2 CS 及CKE 信号的设计..............................................................................1624.3 地址和控制线的设计...............................................................................1634.4 数据信号线的设计...................................................................................1664.5 电源，参考电压Vref 及去耦电容.........................................................169第五章 内存模块的功耗计算.............................................................................172第六章 实际设计案例分析.................................................................................178 目前比较流行的内存模块主要是这三种：SDR，DDR，RAMBUS。其中，RAMBUS内存采用阻抗受控制的串行连接技术,在这里我们将不做进一步探讨，本文所总结的内存设计技术就是针对SDRAM 而言(包括SDR 和DDR)。现在我们来简单地比较一下SDR 和DDR，它们都被称为同步动态内存，其核心技术是一样的。只是DDR 在某些功能上进行了改进，所以DDR 有时也被称为SDRAM II。DDR 的全称是Double Data Rate，也就是双倍的数据传输率，但是其时钟频率没有增加，只是在时钟的上升和下降沿都可以用来进行数据的读写操作。对于SDR 来说,市面上常见的模块主要有PC100/PC133/PC166,而相应的DDR内存则为DDR200(PC1600)/DDR266(PC2100)/DDR333(PC2700)。
上传时间： 2013-10-18
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X9241概述X9241是XICOR公司生产的、把4个E2POT数字电位器集成在单片的CMOS集成电路上的一种数字电位器。它包含4个电阻阵列，每个阵列包含63个电阻单元，在每个单元之间和2个端点之间都有被滑动单元访问的抽头点。滑动单元在阵列中的位置由用户通过2线串行总线接口控制。每个电阻阵列与1个滑动端计数寄存器（WCR）和4个8位数据寄存器联系在一起。这4个数据寄存器可由用户直接写入和读出。WCR的内容控制滑动端在电阻阵列中的位置，其功能框图如图1所示。X9241工作原理 X9241支持双向总线的定向规约，是一个从属器件。它的高4位地址为0101（器件类型辨识符），低4位地址由A3~A0输入端状态决定。在SDA线上的数据只有在SCL为低期间才能改变状态。当SCL为高时，SDA状态的改变用来表示开始和终止条件（开始条件：SCL为高时，SDA由高至低的跳变；终止条件：SCL为高时，SDA由低至高的跳变）。送给X9241的所有命令都由开始条件引导，在其后输出X9241从器件的地址。X9241把串行数据流与该器件的地址比较，若地址比较成功，则作出一个应答响应。送到X9241的下一个字节包括指令及寄存器指针的信息，高4位为指令，低4位用来指出4个电位器中的1个及4个辅助寄存器中的1个。
上传时间： 2014-01-18
上传用户：黄酒配奶茶
引导装载程序（boot loader）控制复位后的初始化操作，并提供对Flash存储器进行编程的方法。这可以对空片进行初始编程、对事先已编程的芯片进行擦除和再编程或者是在系统运行时通过系统中的应用程序对Flash存储器进行编程。19.3特性在系统编程：在系统编程（ISP）是通过使用引导装载程序软件和UART0串口对片内Falsh存储器进行编程/再编程的方法。这种方法也可以在芯片位于终端用户板时使用；在应用编程：在应用编程（IAP）是通过终端用户的应用代码对片内Flash存储器进行擦除/写操作的方法；只有LPC134x系列Cortex-M3微控制器支持从USB端口引导，通过将其枚举为大容量存储器等级（MSC）设备来连接到USB主机接口（仅适用于Windows操作系统）；Flash访问时间可通过Flash控制器模块中的寄存器来配置；每个扇区的擦除时间为100ms±5%；而每个256字节的模块，其编程时间为1ms±5%。
上传时间： 2013-11-04
上传用户：weixiao99
XComDrv是个通讯包，包含两个控件：TXComm，封装了一个通讯设备的若干特性；TXModem，MODEM与MODEM通讯的控件。最新的版本支持：定制流控制；任意波特率；完全的数据控制；指定事件字符；收/发数据；插件。TXModem可以用来：向MODEM设备发送AT指令；修改MODEM寄存器；拨号；连接；断开。最新版本包括XAsync v.1.2，异步（覆盖式）操作单元。功能无限制。源代码：包含，还有EXE演示。适用语言：CB4 CB5 D4 D5
上传时间： 2013-12-22
上传用户：Miyuki
HM701NEP(S3C44B0X)基本启动代码,在此基础上可以做各种实验,包括个6文件,44BINIT.S 汇编代码，系统上电、复位及异常处理的入口点。 Memcfg.s 汇编代码，外部存储空间配置 OPTION.S 汇编代码，一些汇编宏定义：RAM的起始地址，中断入口表地址、RAM类型、系统主频、PLL控制字等 44B.H S3C44B0X的寄存器地址宏定义 OPTION.h 供C程序使用的一些反映系统工作方式的基本宏定义 Def.h 一些数据类型的缩写
上传时间： 2015-03-12
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首先利用实验系统COP2000具有完全开放的特性，由学生自行设计控制器微指令格式及定义，重新设计指令系统，要求该指令系统能够实现数据传送，进行加、减运算和无条件转移，具有累加器寻址、寄存器寻址、寄存器间接寻址、存储器直接寻址、立即数寻址等五种寻址方式。 其次了解EDA扩展板功能，自学并掌握相关EDA技术，以实现EDA控制。
上传时间： 2013-12-08
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S3C44B0X 具有 8 路模拟信号输入的 10 位模/数转换器（ADC），它是一个逐次逼近型 的 ADC，内部结构中包括模拟输入多路复用器，自动调零比较器，时钟产生器，10 位逐次 逼近寄存器（SAR），输出寄存器如下图所示。这个 ADC 还提供可编程选择的睡眠模式， 以节省功耗。
上传时间： 2014-11-23
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介绍AD公司的ADSP218X芯片的直接存储访问的硬件结构，寄存器状态控制，及简单的应用示例
上传时间： 2014-01-10
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