这篇应用指南的目标读者是数字 系统设计师，他们在研发过程中会用 到模拟和数字元器件，包括采用串行 总线的微控制器和DSP系统。本文讨 论调试串行总线设计所面临的挑战和 新的解决方案，这些串行总线包括控 制器局域网 (CAN)、集成电路间总线 (I2C)、串行外设接口 (SPI) 或通用串行 总线 (USB)。
上传时间： 2013-06-15
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现代IC设计中，随着设计规模的扩大和复杂度的增长，验证成为最严峻的挑战之一。在现代ASIC设计中，很难用单一的验证方法来对复杂芯片进行有效的验证，为了将设计错误减少到可接受的最小量，需要将一系列的验证方法和工具结合起来。 在64位全定制嵌入式CPU设计过程中，使用了多种验证技术和方法，并将FPGA验证作为ASIC验证的重要补充，加强了设计正确的可靠性。 论文首先介绍了64位CPU的结构，结合选用的Xilinx的Virtex
上传时间： 2013-04-24
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随着集成电路的设计规模越来越大，FPGA为了满足这种设计需求，其规模也越做越大，传统平面结构的FPGA无法满足实际设计需求。首先是硬件设计上的很难控制，其次就是计算机软件面临很大挑战，所有复杂问题全部集中到布局布线(P&R)这一步，而实际软件处理过程中，P&R所占的时间比例是相当大的。为了缓解这种软件和硬件的设计压力，多层次化结构的FPGA得以采用。所谓层次化就是可配置逻辑单元内部包含多个逻辑单元(相对于传统的单一逻辑单元)，并且内部的逻辑单元之间共享连线资源，这种结构有利于减少芯片面积和提高布通率。与此同时，FPGA的EDA设计流程也多了一步，那就是在工艺映射和布局之间增加了基本逻辑单元的装箱步骤，该步骤既可以认为是工艺映射的后处理，也可认为是布局和布线模块的预处理，这一步不仅需要考虑打包，还要考虑布线资源的问题。装箱作为连接软件前端和后端之间的桥梁，该步骤对FPGA的性能影响是相当大的。 本文通过研究和分析影响芯片步通率的各种因素，提出新的FPGA装箱算法，可以同时减少装箱后可配置逻辑单元(CLB)外部的线网数和外部使用的引脚数，从而达到减少布线所需的通道数。该算法和以前的算法相比较，无论从面积，还是通道数方面都有一定的改进。算法的时间复杂度仍然是线性的。与此同时本文还对FPGA的可配置逻辑单元内部连线资源做了分析，如何设计可配置逻辑单元内部的连线资源来达到即减少面积又保证芯片的步通率，同时还可以提高运行速度。 另外，本文还提出将电路分解成为多块，分别下载到各个芯片的解决方案。以解决FPGA由于容量限制，而无法实现某些特定电路原型验证。该算法综合考虑影响多块芯片性能的各个因数，采用较好的目标函数来达到较优结果。
上传时间： 2013-04-24
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ISE 7.1i独特的集成度、高速度以及易用性可以帮助设计人员解决所面临的最紧迫的一些挑战。新版工具集成了主要功耗分析、分层设计、仿真和调试等功能，还支持目前应用越来越多的基于Linux的设计环境。工具中还包括了针对在所有性能领域全球都最快的FPGA - Virtex-4系列的新速度文件。 与竞争解决方案相比，ISE 7.1i的逻辑构造性能优势高达70%，同时在DSP、嵌入式处理和连接功能方面也遥遥领先。设计人员可在设计中充分享受这些优势。ISE 7.1i中还包括了对新推出的全球成本最低的FPGA产品--
标签： Xilinx_ISE
上传时间： 2013-07-14
上传用户：dianxin61
未来战争将以信息化战场为支撑，以信息化武器装备为主导，以信息化作战为主要方式，信息安全是实施信息防御、夺取制信息权、获取信息优势的关键要素，其建设与发展面临新的挑战和日益广泛的应用需求。 信息安全装备是适应新时期军事通信建设的需求、保证军事信息安全、军队指挥系统顺畅的重要方面，深度包过滤技术是我军信息安全领域的重要技术之一。进行深度包过滤技术的研究与实现具有非常重要的意义。 本文所做的工作主要有以下几个方面： 1、提出了一种效率更高的字符串搜索算法OBM； 2、设计了过滤策略； 3、设计了各过滤规则/特征码的数据结构及整体数据结构； 4、在FPGA中设计实现了QBM算法； 5、基于FPGA+FLASH结构，设计了深度包过滤器整体方案，设计实现了一款既有访问控制能力又有内容过滤特点，高效、可配置、能反馈的内容过滤器； 6、对所完成的设计进行了仿真，并给出了性能评估。
上传时间： 2013-05-29
上传用户：夜月十二桥
随着Internet的不断发展，人们希望日常生活中所用到的嵌入式设备都能够很方便地实现Intemet接入，这对嵌入式系统设计提出了新的挑战，要求低成本、多功能、高性能。这些是目前嵌入式系统设计的热点。 可编程逻辑器件FPGA在过去的几十年中取得了飞速发展，从最初的几千门到现在的几百万门，可靠性与集成度不断提高，而功耗和成本却在不断降低，具有很高的性价比。再加上开发周期短、对开发人员的要求相对较低的优点，因此被大量应用于嵌入式系统设计中。 本文是基于FPGA高性价比、可灵活配置的特点，也是当前流行的“微控制器+FPGA”的嵌入式系统设计方式，所以我们提出了基于FPGA的实现方案。本文通过在FPGA中硬件实现嵌入式TCP/IP协议(包括UDP、IP、ARP、TCP等网络协议)以及以太网MAC协议，并提供标准MII接口，通过外接PHY实现网络连接。最终成功地通过了验证。 基于FPGA的实现可以有效地降低成本，同时可以在其中集成其他功能模块，提高整个系统的集成度，减小PCB版图面积和布线复杂度，有利于提高系统可靠性。因此，本研究课题对嵌入式系统设计有很大的实用价值。
上传时间： 2013-07-08
上传用户：450976175
高性能ADC产品的出现，给混合信号测试领域带来前所未有的挑战。并行ADC测试方案实现了多个ADC测试过程的并行化和实时化，减少了单个ADC的平均测试时间，从而降低ADC测试成本。本文实现了基于FPGA的ADC并行测试方法。在阅读相关文献的基础上，总结了常用ADC参数测试方法和测试流程。使用FPGA实现时域参数评估算法和频域参数评估算法，并对2个ADC在不同样本数条件下进行并行测试。 本研究通过在FPGA内部实现ADC测试时域算法和频域算法相结合的方法来搭建测试系统，完成了音频编解码器WM8731L的控制模式接口、音频数据接口、ADC测试时域算法和频域算法的FPGA实现。整个测试系统使用Angilent33220A任意信号发生器提供模拟激励信号，共用一个FPGA内部实现的采样时钟控制模块。并行测试系统将WM8731.L片内的两个独立ADC的串行输出数据分流成左右两通道，并对其进行串并转换。然后对左右两个通道分别配置一个FFT算法模块和时域算法模块，并行地实现了ADC参数的评估算法。在样本数分别为128和4096的实验条件下，对WM8731L片内2个被测.ADC并行地进行参数评估，被测参数包括增益GAIN、偏移量OFFSET、信噪比SNR、信号与噪声谐波失真比SINAD、总谐波失真THD等5个常用参数。实验结果表明，通过在FPGA内配置2个独立的参数计算模块，可并行地实现对2个相同ADC的参数评估，减小单个ADC的平均测试时间。FPGA片内实时评估算法的实现节省了测试样本传输至自动测试机PC端的时间。而且只需将HDL代码多次复制，就可实现多个被测ADC在同一时刻并行地被评估，配置灵活。基于FPGA的ADC并行测试方法易于实现，具有可行性，但由于噪声的影响，测试精度有待进一步提高。该方法可用于自动测试机的混合信号选项卡或测试子系统。
上传时间： 2013-06-07
上传用户：gps6888
ADI实验室电路时经过构建和测试可以确保功能和性能的电路设计 借助ADI公司了众多应用专业技术，解决了多种常见的模拟、RF/IF和混合信号设计挑战。 所以我觉得这个还是非常值得我们学习的，特此分享一下
上传时间： 2013-06-20
上传用户：manlian
一篇引导初学者步入Ｃ＋＋殿堂的策论! 作者：管宁
标签： chm
上传时间： 2013-04-24
上传用户：MATAIYES
ADC需要FFT处理器来评估频谱纯度，DAC则不同，利用传统的模拟频谱分析仪就能直接 研究它所产生的模拟输出。DAC评估的挑战在于要产生从单音正弦波到复杂宽带CDMA信 号的各种数字输入。数字正弦波可以利用直接数字频率合成技术来产生，但更复杂的数字 信号则需要利用更精密、更昂贵的字发生器来产生。 评估高速DAC时，最重要的交流性能指标包括：建立时间、毛刺脉冲面积、失真、无杂散 动态范围(SFDR)和信噪比(SNR)。本文首先讨论时域指标，然后讨论频域指标。
上传时间： 2013-10-27
上传用户：Vici
